JPS58219657A - 記憶装置 - Google Patents
記憶装置Info
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- JPS58219657A JPS58219657A JP57102501A JP10250182A JPS58219657A JP S58219657 A JPS58219657 A JP S58219657A JP 57102501 A JP57102501 A JP 57102501A JP 10250182 A JP10250182 A JP 10250182A JP S58219657 A JPS58219657 A JP S58219657A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、全体としての処理能力を向上させるために
複数の処理装置を比較的密に結合することを可能にした
記憶装置に関するものである。
複数の処理装置を比較的密に結合することを可能にした
記憶装置に関するものである。
従来技術として処理装置と記憶装置とを比較的密に結合
する方式には次のようなものがある。
する方式には次のようなものがある。
（１） チャネル結合屋
第１図（、）のよ５に、処理装置Ｈ，、Ｈ，と記憶装ｆ
１Ｍ１．Ｍ、の組がチャネルＣ）ｌ、 、 ＣＨ。
１Ｍ１．Ｍ、の組がチャネルＣ）ｌ、 、 ＣＨ。
によって結合される方式である。ある処理装置Ｈ１また
はＨｌが自分に属する記憶装置Ｍ１ またはＭ２に読み
書きするときは、チャネルＣＨ１やＣＨ。
はＨｌが自分に属する記憶装置Ｍ１ またはＭ２に読み
書きするときは、チャネルＣＨ１やＣＨ。
や他の処理装置あるいは記憶装置に影響を与えない。あ
る処理装置Ｈ１またはＨｌが他の処理装置に属する記憶
装置に読み書きするときは、入出力命令によりチャネル
ＣＨ，またはＣＨ，を経由して間接的に行う。
る処理装置Ｈ１またはＨｌが他の処理装置に属する記憶
装置に読み書きするときは、入出力命令によりチャネル
ＣＨ，またはＣＨ，を経由して間接的に行う。
この方式の欠点は、多数の処理装置と記憶装置を結合す
ると、チャネルおよび記憶装置において自および他の処
理装置の読み書き動作による競合が生じることである。
ると、チャネルおよび記憶装置において自および他の処
理装置の読み書き動作による競合が生じることである。
（２）バス結合型
第１図（ｂ）のように単一または複数のバスＢ上に複数
の処理装ｆｌＨ，、Ｈ，と単一または複数の記憶装置Ｍ
、 、 Ｍ、を結合する方式である。処理装［Ｈ，、Ｈ
，はバスＢを経由して記憶装置Ｍ、＋Ｍｌに読み書きす
る。
の処理装ｆｌＨ，、Ｈ，と単一または複数の記憶装置Ｍ
、 、 Ｍ、を結合する方式である。処理装［Ｈ，、Ｈ
，はバスＢを経由して記憶装置Ｍ、＋Ｍｌに読み書きす
る。
この方式の欠点は、複数の処理装置Ｈ，、Ｈ。
によるバス日および記憶装置Ｍ、 、 Ｍ、での競合が
生じることである。
生じることである。
（３） マルチボート結合型
第１図（ｃ）のように処理装置Ｈ，、Ｈ，および記憶装
置Ｍ、 、 Ｍ、の読み書きのための出入り口（ボート
）Ｐを複数にして相互に結合する方式である。
置Ｍ、 、 Ｍ、の読み書きのための出入り口（ボート
）Ｐを複数にして相互に結合する方式である。
この方式は、ボー）Ｐの数が物理的、経済的に制限され
、多数の処理装置と記憶装置の結合には適さない。また
、複数の処理装置による記憶装置での競合が生じる。
、多数の処理装置と記憶装置の結合には適さない。また
、複数の処理装置による記憶装置での競合が生じる。
上述のような各結合方式において共進する欠点は、記憶
装置での複数の処理装置による要求の競合から出された
読み出しおよび書き込み要求は、待ち行列を作る。処理
装置は記憶装置がその要求を受付け、その動作を終える
まで待ち状態になる。
装置での複数の処理装置による要求の競合から出された
読み出しおよび書き込み要求は、待ち行列を作る。処理
装置は記憶装置がその要求を受付け、その動作を終える
まで待ち状態になる。
この待ち状態が多くなれば複数の処理装置を結合しても
全体としての処理能力の向上は望めない。
全体としての処理能力の向上は望めない。
記憶装置での競合を減らす方法として、上記（３）の結
合方式を用いた改良型マルチボートメモリがある。この
記憶装置は要求を受付ける複数のボートを持ち、内容が
常に同一に保たれているボートの数に等しい個数の記憶
モジュールからなる。読み出し要求に対しては、各記憶
モジュールが独立して動作するので競合は生じない。し
かし書き込み要求に対しては、すべての記憶モジュール
の内容の一致を保証するために、すべての記憶モジュー
ルに対して一斉に書き込み動作を行う。よつぞ複数の処
理装置により書き込み要求が出された場合、記憶装置で
競合が生じる欠点がある。
合方式を用いた改良型マルチボートメモリがある。この
記憶装置は要求を受付ける複数のボートを持ち、内容が
常に同一に保たれているボートの数に等しい個数の記憶
モジュールからなる。読み出し要求に対しては、各記憶
モジュールが独立して動作するので競合は生じない。し
かし書き込み要求に対しては、すべての記憶モジュール
の内容の一致を保証するために、すべての記憶モジュー
ルに対して一斉に書き込み動作を行う。よつぞ複数の処
理装置により書き込み要求が出された場合、記憶装置で
競合が生じる欠点がある。
この発明は、上述の点にかんがみなされたもので、複数
の処理装置から読み出しおよび書き込み動作が要求され
る記憶装置において生じる競合を軽減することにより、
処理装置が待ち状態に陥いる割合を減じて全体としての
処理能力を向上させるようにしたものである。以下、こ
の発明について説明する。
の処理装置から読み出しおよび書き込み動作が要求され
る記憶装置において生じる競合を軽減することにより、
処理装置が待ち状態に陥いる割合を減じて全体としての
処理能力を向上させるようにしたものである。以下、こ
の発明について説明する。
第２図はこの発明の詳細な説明するための構成図である
。第２図において、１０．２０．３０は処理装置であり
、ＩＬ １２，２１．２２，３１゜３２はそれぞれ前
記各処理装置１０．２９．３０の読′み出し動作の要求
のみを受付ける記憶モジュール、１３．２３，３３は前
記各処理装置１０゜２０．３０の読み出しおよび書き込
み動作の要求を受付ける記憶モジュール、１４． １５
． ２４゜２５．３４．３５はそれぞれ前記記憶モノニ
ール１１．１２．２１．２２．３１．３２と対になる記
憶モジュール制御回路、１６． ２６． ３”６はそれ
ぞれ前記記憶モジュール１３，２３．３３と対になる記
憶モジュール制御回路である。
。第２図において、１０．２０．３０は処理装置であり
、ＩＬ １２，２１．２２，３１゜３２はそれぞれ前
記各処理装置１０．２９．３０の読′み出し動作の要求
のみを受付ける記憶モジュール、１３．２３，３３は前
記各処理装置１０゜２０．３０の読み出しおよび書き込
み動作の要求を受付ける記憶モジュール、１４． １５
． ２４゜２５．３４．３５はそれぞれ前記記憶モノニ
ール１１．１２．２１．２２．３１．３２と対になる記
憶モジュール制御回路、１６． ２６． ３”６はそれ
ぞれ前記記憶モジュール１３，２３．３３と対になる記
憶モジュール制御回路である。
上記のようにこの発明は、処理装＄１１０の読み出しお
よび書き込み動作の要求を受付ける記憶モジュール１３
とその書き込み動作の要求に対応した情報を送出する記
憶モジュール制御回路１６ならびに処理装置１０の読み
出し動作の要求だけ竜受付ける複数の記憶モジュール１
１．１２と他の記憶モジュール制御回路から送出された
情報をもとにしてその記憶モジュール１１．１２の内容
を書き換える記憶モジュール制御回路１４，１５を１組
とし、これらを必要な数だけ用意して記憶モジュール制
御回路を相互に接続した構成となっているＯ ここで、書き込み動作の要求に対応した情報とは、主に
記憶番地と書き込むべき内容である。
よび書き込み動作の要求を受付ける記憶モジュール１３
とその書き込み動作の要求に対応した情報を送出する記
憶モジュール制御回路１６ならびに処理装置１０の読み
出し動作の要求だけ竜受付ける複数の記憶モジュール１
１．１２と他の記憶モジュール制御回路から送出された
情報をもとにしてその記憶モジュール１１．１２の内容
を書き換える記憶モジュール制御回路１４，１５を１組
とし、これらを必要な数だけ用意して記憶モジュール制
御回路を相互に接続した構成となっているＯ ここで、書き込み動作の要求に対応した情報とは、主に
記憶番地と書き込むべき内容である。
この発明の記憶装置では、読み出しおよび書き込み動作
の要求を受付ける、例えば記憶モジュール１３と書き込
み動作の要求に対応する情報を送出する記憶モジュール
制御回路１６は対になつでいる。また、読み出し動作の
要求だけを受付ける記憶モジュール１１．１２とその記
憶モジュール１１．１２ｄ内容を書き換える記憶モジュ
ールＩ１１御回路１４．１５も対になっている。一つの
処理装置１０が直接的に読み出し動作の要求を出すこと
のできる記憶モジュール、例えば１１．１２等の数はい
くつあってもよい。
の要求を受付ける、例えば記憶モジュール１３と書き込
み動作の要求に対応する情報を送出する記憶モジュール
制御回路１６は対になつでいる。また、読み出し動作の
要求だけを受付ける記憶モジュール１１．１２とその記
憶モジュール１１．１２ｄ内容を書き換える記憶モジュ
ールＩ１１御回路１４．１５も対になっている。一つの
処理装置１０が直接的に読み出し動作の要求を出すこと
のできる記憶モジュール、例えば１１．１２等の数はい
くつあってもよい。
次に、前記各記憶装置の各部の動作について処理装置１
０の関係を主にして説明する。
０の関係を主にして説明する。
処理装置１０は読み出し動作の要求を記憶モジュール１
１．１２．１３に対して出すことができる。一方、書き
込み動作の要求は、記憶モジュール１３に対してだけ出
すことができる。処理装置１０が記憶モジュール１３に
対して書き込み動作を要求すると、その要求に付随して
処理装置１０のとき記憶モジュール制御回路１６は記憶
モジュール制御回路２４．３５の状態にかかわらず一方
的に情報を送出する。記憶モジュール制御回路１４゜１
５は、他の処理装置に属する書き込み動作の要求の受付
けが許されている記憶モジュールに接続された記憶モジ
ュール制御回路３６．２６からの情報を受は取り、その
情報により記憶モジュールｌＬ１２の内容を書き換える
。
１．１２．１３に対して出すことができる。一方、書き
込み動作の要求は、記憶モジュール１３に対してだけ出
すことができる。処理装置１０が記憶モジュール１３に
対して書き込み動作を要求すると、その要求に付随して
処理装置１０のとき記憶モジュール制御回路１６は記憶
モジュール制御回路２４．３５の状態にかかわらず一方
的に情報を送出する。記憶モジュール制御回路１４゜１
５は、他の処理装置に属する書き込み動作の要求の受付
けが許されている記憶モジュールに接続された記憶モジ
ュール制御回路３６．２６からの情報を受は取り、その
情報により記憶モジュールｌＬ１２の内容を書き換える
。
記憶装置全体としては次のように動作する。
記憶装置のすべての部分は、停止状態から一斉に動作を
開始し、動作開始直後、各処理装置１０゜２０．３０は
その処理装置からの書き込み動作が許されている記憶モ
ジュール１３，２３．３３のすべての番地にある初期値
を書き込むと仮定する。
開始し、動作開始直後、各処理装置１０゜２０．３０は
その処理装置からの書き込み動作が許されている記憶モ
ジュール１３，２３．３３のすべての番地にある初期値
を書き込むと仮定する。
この操作は記憶モジュール１３．２３．３３に対する書
き込み動作の要求であるから、その記憶モジュール制御
回路１６．２８．３６（１６−２４゜１６→３５，２６
→１５．３６→１４）を経由して、処理装置１Ｇ、２０
．３０からは読み出し動作のみが許されている記憶モジ
ュール２１．ｓｉ：１２．１１ の内容も同じ値に書
き換えられる。
き込み動作の要求であるから、その記憶モジュール制御
回路１６．２８．３６（１６−２４゜１６→３５，２６
→１５．３６→１４）を経由して、処理装置１Ｇ、２０
．３０からは読み出し動作のみが許されている記憶モジ
ュール２１．ｓｉ：１２．１１ の内容も同じ値に書
き換えられる。
各処理装置１０ 、 ２０””’、 ３０のすべての
番地に対する書き込み動作が終了した時点で、すべての
記憶モジュールのすべての番地の内容が初期値に設定さ
れたことになる。それ以後、各処理装置１０゜２０．３
０はそれぞれ独自の処理を続けるが、その処理の中で記
憶装置に対する書き込み動作の要求があれば、記憶装置
は書き込み動作の許されている記憶モジュールに記憶モ
ジュール制御回路を通して接続された、処理装置からの
読み出し動作のみが許されている記憶モジュールの内容
も同じ値に書き換える。すなわち、書き込み動作の許さ
れている記憶モジュール１３．２３．３３と、それに記
憶モジュール制御回路１６．２６．３６を通して接続さ
れた読み出し動作のみが許されている記憶モジュール（
１３に対して２１と３２，２３に対して１２．３３に対
して１１）は全く同じ内容を持つことになる。
番地に対する書き込み動作が終了した時点で、すべての
記憶モジュールのすべての番地の内容が初期値に設定さ
れたことになる。それ以後、各処理装置１０゜２０．３
０はそれぞれ独自の処理を続けるが、その処理の中で記
憶装置に対する書き込み動作の要求があれば、記憶装置
は書き込み動作の許されている記憶モジュールに記憶モ
ジュール制御回路を通して接続された、処理装置からの
読み出し動作のみが許されている記憶モジュールの内容
も同じ値に書き換える。すなわち、書き込み動作の許さ
れている記憶モジュール１３．２３．３３と、それに記
憶モジュール制御回路１６．２６．３６を通して接続さ
れた読み出し動作のみが許されている記憶モジュール（
１３に対して２１と３２，２３に対して１２．３３に対
して１１）は全く同じ内容を持つことになる。
このような構成により処理装置１０は処理装置２０の記
憶モジュール２３に書き込んだ情報が必要になったとき
、記憶モジュール２３に読み出し動作を要求せずに記憶
モジュール１２にその要求を出すことにより目的を達成
することができる。
憶モジュール２３に書き込んだ情報が必要になったとき
、記憶モジュール２３に読み出し動作を要求せずに記憶
モジュール１２にその要求を出すことにより目的を達成
することができる。
この場合、記憶モジュール１２に対して読み出し動作を
要求する装置は処理装置１０だげであるから読み出し動
作の要求による競合は生じない。また、処理装置１０の
記憶モジュール１３に対する読み出しおよび書き込み動
作の要求は、記憶モジュール制御回路１６の動作が処理
装置１０の記憶モジュール１３に対する書き込み動作の
要求にだけ影響されることから、他の処理装置２０．３
０の要求に関係なく受付けられる。すなわち、読み出し
および書き込み動作の要求による競合は生じない。
要求する装置は処理装置１０だげであるから読み出し動
作の要求による競合は生じない。また、処理装置１０の
記憶モジュール１３に対する読み出しおよび書き込み動
作の要求は、記憶モジュール制御回路１６の動作が処理
装置１０の記憶モジュール１３に対する書き込み動作の
要求にだけ影響されることから、他の処理装置２０．３
０の要求に関係なく受付けられる。すなわち、読み出し
および書き込み動作の要求による競合は生じない。
他の競合として、記憶モジュール制御回路１４の記憶モ
ジュール１１に対する書き換え動作と処理装置１０の記
憶モジュール１１に対する読み出し動作の要求の衝突が
ある。これに対しては、記憶モジュール制御回路１４お
よび居周装置１０からの２つの要求誉調停すればよいの
で、統計学の癲′見により記憶モジュール１１の動作速
度をある程度速くすることにより競合の影響を少なくす
ることが可能である。
ジュール１１に対する書き換え動作と処理装置１０の記
憶モジュール１１に対する読み出し動作の要求の衝突が
ある。これに対しては、記憶モジュール制御回路１４お
よび居周装置１０からの２つの要求誉調停すればよいの
で、統計学の癲′見により記憶モジュール１１の動作速
度をある程度速くすることにより競合の影響を少なくす
ることが可能である。
第３図はこの発明の一実施例を示すブーツク薗である。
この図で、４０は処理装置、４１は前記処理装置４０か
らの読み出し動作の要求だけを受付（する記憶モジュー
ル、４２は前記処理装置４゜からの読み出しおよび書ぎ
込み動作の要求を受付はル記憶モジュールであり、これ
ら４０．４１゜４２は第２図の、例えば１０．ＩＣｌ３
に対応する。
らの読み出し動作の要求だけを受付（する記憶モジュー
ル、４２は前記処理装置４゜からの読み出しおよび書ぎ
込み動作の要求を受付はル記憶モジュールであり、これ
ら４０．４１゜４２は第２図の、例えば１０．ＩＣｌ３
に対応する。
４３．４４は先入れ先出しくＦＩＦＯ）のレジスタ、４
５．４６は直列並列変換レジスタ、４７は他の処理装置
に属する書き込み動作の要求を受付ける記憶モジュール
の記憶制御回路に接続される通信路である。そして通信
路４７からの直列データが直列並列変換レジスタ４５．
４６で並列に変換され、レジスタ４３．４４に格納され
る。
５．４６は直列並列変換レジスタ、４７は他の処理装置
に属する書き込み動作の要求を受付ける記憶モジュール
の記憶制御回路に接続される通信路である。そして通信
路４７からの直列データが直列並列変換レジスタ４５．
４６で並列に変換され、レジスタ４３．４４に格納され
る。
４８．４９はＦＩＦＯ型のレジスタ、５０．５１は前記
レジスタ４８．４９からの並列データを直列に変換する
並列直列変換レジスタ、５２は他の処理装置に属する読
み出し動、作の要求だけを受付ける記憶モジュールの記
憶モジュール制御回路に接続される通信路、５３はアド
レスバス、５４はデータバスである。そしてアドレスバ
ス５３．データバス５４からの情報は、レジスタ４８．
４９に格納され、これから読み出された並列ゲータは並
列直列変換レジスタ５０．５１で直列に変換されて通信
路５２に出力される。
レジスタ４８．４９からの並列データを直列に変換する
並列直列変換レジスタ、５２は他の処理装置に属する読
み出し動、作の要求だけを受付ける記憶モジュールの記
憶モジュール制御回路に接続される通信路、５３はアド
レスバス、５４はデータバスである。そしてアドレスバ
ス５３．データバス５４からの情報は、レジスタ４８．
４９に格納され、これから読み出された並列ゲータは並
列直列変換レジスタ５０．５１で直列に変換されて通信
路５２に出力される。
５５はマルチプレクサで、アドレスバス５３の内容とレ
ジスタ４３の内容を切り換える。
ジスタ４３の内容を切り換える。
次に、動作について説明する。
処理装置４０は記憶装置に対して読み出し動作を要求す
るときは番地を７ドンスバス５３に乗せ、書き込み動作
を要求するときは番地を７ドレスパス５３に、データを
データバス５４に乗せる。読み出し動作の要求の番地が
記憶モジュール４２を指示していたとき、記憶モジニー
ル４２は対応する番地の内容をデータバス５４に出力す
る。読み出し動作の要求の番地か記憶モジュール４１を
拍示していたとき、もしレジスタ４３．４４が空ならば
記憶モジュール４１は対応する番地の内容をデータバス
５４に出力する。空でなければ読み出し動作の要求を保
留してレジスタ４３．４４が空になるまで記憶モジュー
ル４１は書き換え動作を行５゜このときマルチプレクサ
５５をレジスタ４３側に切り換え、レジスタ４３の内容
を記憶モジュール４１０番地、レジスタ４４の内容を記
憶モジュール４１のデータとして書き換える。
るときは番地を７ドンスバス５３に乗せ、書き込み動作
を要求するときは番地を７ドレスパス５３に、データを
データバス５４に乗せる。読み出し動作の要求の番地が
記憶モジュール４２を指示していたとき、記憶モジニー
ル４２は対応する番地の内容をデータバス５４に出力す
る。読み出し動作の要求の番地か記憶モジュール４１を
拍示していたとき、もしレジスタ４３．４４が空ならば
記憶モジュール４１は対応する番地の内容をデータバス
５４に出力する。空でなければ読み出し動作の要求を保
留してレジスタ４３．４４が空になるまで記憶モジュー
ル４１は書き換え動作を行５゜このときマルチプレクサ
５５をレジスタ４３側に切り換え、レジスタ４３の内容
を記憶モジュール４１０番地、レジスタ４４の内容を記
憶モジュール４１のデータとして書き換える。
処理装置４０が書き込み動作を記憶モジュール４２に対
して出したとき、記憶モジュール４２はアドレスバス５
３の内容を番地とし、データバス５４の内容をデータと
して書き込み動作を行５゜同時にレジスタ４８．４９は
それぞれアドレスバス５３゜データバス５４の内容を格
納する。並列直列変換レジスタ５０．５１はレジスタ４
８．４９に情報があればそれを直列データに変換し、通
信路５２に送出する。一方、直列並列変換レジスタ４５
゜４６は通信路４γからの直列データを並列に直し、レ
ジスタ４３．４４にそれぞれ格納する。
して出したとき、記憶モジュール４２はアドレスバス５
３の内容を番地とし、データバス５４の内容をデータと
して書き込み動作を行５゜同時にレジスタ４８．４９は
それぞれアドレスバス５３゜データバス５４の内容を格
納する。並列直列変換レジスタ５０．５１はレジスタ４
８．４９に情報があればそれを直列データに変換し、通
信路５２に送出する。一方、直列並列変換レジスタ４５
゜４６は通信路４γからの直列データを並列に直し、レ
ジスタ４３．４４にそれぞれ格納する。
通信路４７．５２の通信容量は処理装置４０の処理速度
に見合った値より小さくてよい。なぜなら、処理装置４
０が記憶装置に対して書き込み動作だ；すを要求し続け
ることはないからである。このことは、通信路４７．５
２として物理的、経済的に容易な手段で実現できること
を意味し、多数の処理装置の結合に有利である。第３図
の各要素を必要な数だけ接続すれば、記憶装置での競合
が少ない複合計算機を作ることができる。
に見合った値より小さくてよい。なぜなら、処理装置４
０が記憶装置に対して書き込み動作だ；すを要求し続け
ることはないからである。このことは、通信路４７．５
２として物理的、経済的に容易な手段で実現できること
を意味し、多数の処理装置の結合に有利である。第３図
の各要素を必要な数だけ接続すれば、記憶装置での競合
が少ない複合計算機を作ることができる。
以上詳細に説明したように、この発明は複数の処理装置
を有する記憶装置において、各処理装置ごとに、読み出
し書き込み動作の要求を受付（する記憶モジュールと、
これを制御する記憶モジュール制御回路と、読み出し動
作の要求だけを受付１する複数の記憶モジュールと、こ
れを制御する記憶モジュール制御回路を一組とし、ある
組における読み出しおよび書き込み動作の要求を少将げ
る記憶モジュールの記憶モジュール制御回路と、他の組
における読み出し動作の要求だけを受付ける記憶モジュ
ールの記憶モジュール制御回路とを相互゛に接続する構
成としたので、複数の処理装置と記憶装置を結合する場
合に、処理装置による読み出し、および書き込み動作の
要求が、記憶装置で競合する割合を実用上問題にならな
い程度まで軽減し、処理装置の処理能力を効率的に引き
出すことができる利点がある。
を有する記憶装置において、各処理装置ごとに、読み出
し書き込み動作の要求を受付（する記憶モジュールと、
これを制御する記憶モジュール制御回路と、読み出し動
作の要求だけを受付１する複数の記憶モジュールと、こ
れを制御する記憶モジュール制御回路を一組とし、ある
組における読み出しおよび書き込み動作の要求を少将げ
る記憶モジュールの記憶モジュール制御回路と、他の組
における読み出し動作の要求だけを受付ける記憶モジュ
ールの記憶モジュール制御回路とを相互゛に接続する構
成としたので、複数の処理装置と記憶装置を結合する場
合に、処理装置による読み出し、および書き込み動作の
要求が、記憶装置で競合する割合を実用上問題にならな
い程度まで軽減し、処理装置の処理能力を効率的に引き
出すことができる利点がある。
第１図（ａ）、 （ｂ）、 （ｃ）は従来の処理装
置と記憶装置との各種の結合方式を示す囚、第２図はこ
の発明の原理を示す構成図、第３図はこの発明の一実施
例を示す構成図である。 図中、１０．２０．３０は処理装置、１１．１２゜２１
．２２．３１．３２は読み出し動作の要求のみを受付け
る記憶モジュール、１３．２３．３３は読み出りおよび
書き込み動作の要求を受付ける記憶モジュール、１４〜
１６．２４〜２６．３４〜３６は記憶モジュール制御回
路である。
置と記憶装置との各種の結合方式を示す囚、第２図はこ
の発明の原理を示す構成図、第３図はこの発明の一実施
例を示す構成図である。 図中、１０．２０．３０は処理装置、１１．１２゜２１
．２２．３１．３２は読み出し動作の要求のみを受付け
る記憶モジュール、１３．２３．３３は読み出りおよび
書き込み動作の要求を受付ける記憶モジュール、１４〜
１６．２４〜２６．３４〜３６は記憶モジュール制御回
路である。
Claims (1)
- 複数の処理装置から読み出しおよび書き込み動作が要求
される記憶装置において、前記処理装置の読み出しおよ
び書き込み動作の要求を受付ける記憶モジュールと、こ
の記憶モジュールへの書キ込み動作の要求に対応した情
報を送出する記憶モジュール制御回路と、前記処理装置
の読み出し動作の要求だけを受付ける複数の記憶モジュ
ールと、これら複数の記憶モジュールを制御する記憶モ
ジュール制御回路とを一組とし、これらを前記処理装置
の数だけ設け、さらに、ある組における前記読み出しお
よび書き込み動作の要求を受付ける記憶モジュールの記
憶モジュール制御回路と他の組における読み出し動作の
要求だけを受付ける記憶モジュールの記憶モジュール制
御回路とを相互に接続したことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57102501A JPS6057095B2 (ja) | 1982-06-15 | 1982-06-15 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57102501A JPS6057095B2 (ja) | 1982-06-15 | 1982-06-15 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58219657A true JPS58219657A (ja) | 1983-12-21 |
| JPS6057095B2 JPS6057095B2 (ja) | 1985-12-13 |
Family
ID=14329150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57102501A Expired JPS6057095B2 (ja) | 1982-06-15 | 1982-06-15 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057095B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6259994U (ja) * | 1985-10-04 | 1987-04-14 | ||
| JPS63497U (ja) * | 1986-06-20 | 1988-01-05 |
-
1982
- 1982-06-15 JP JP57102501A patent/JPS6057095B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6057095B2 (ja) | 1985-12-13 |
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