JPS58219767A - Ｍｉｓ型トランジスタの製造方法 - Google Patents
Ｍｉｓ型トランジスタの製造方法Info
- Publication number
- JPS58219767A JPS58219767A JP57101863A JP10186382A JPS58219767A JP S58219767 A JPS58219767 A JP S58219767A JP 57101863 A JP57101863 A JP 57101863A JP 10186382 A JP10186382 A JP 10186382A JP S58219767 A JPS58219767 A JP S58219767A
- Authority
- JP
- Japan
- Prior art keywords
- amorphous silicon
- layer
- impurities
- silicon layer
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6732—Bottom-gate only TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
- H10D30/6746—Amorphous silicon
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁ゲート（＊Ｉｓ）型トランジスタとりわけ
シリコンを主成分とする非晶質半導体膜０Ｍｌ５型トラ
ンジスタに関するものであり、チャネル部の膜ペリを防
止してｏｎ状態の動作電流を確保し、トランジスタ特性
のばらつきをなくすることを目的とする。
シリコンを主成分とする非晶質半導体膜０Ｍｌ５型トラ
ンジスタに関するものであり、チャネル部の膜ペリを防
止してｏｎ状態の動作電流を確保し、トランジスタ特性
のばらつきをなくすることを目的とする。
原子結合対の不完全性を補償するためにその組成中に数
チ程度程の水素あるいは弗素を含んで形成されるシリコ
ンを主成分とする非晶質半導体薄膜は、低温形成が可能
なこと、大面積ヰ化が容易なことなどの理由により低価
格の太陽電池を得る材料として注目されている。しかし
ながら、単結晶シリコンと比較すると自由電子の移動度
は０．１〜１ｃｎ／Ｖ・東と３桁以上小さく、集積化に
値する性能の半導体素子は得られない。それでも高速動
作や大きなＯｎ電流を必要としない、例えば液晶セルと
組み合わせることによって、画像表示装置を構成するＭ
ＩＳ型トランジスタのスイッチングアレイを得ることは
可能である。
チ程度程の水素あるいは弗素を含んで形成されるシリコ
ンを主成分とする非晶質半導体薄膜は、低温形成が可能
なこと、大面積ヰ化が容易なことなどの理由により低価
格の太陽電池を得る材料として注目されている。しかし
ながら、単結晶シリコンと比較すると自由電子の移動度
は０．１〜１ｃｎ／Ｖ・東と３桁以上小さく、集積化に
値する性能の半導体素子は得られない。それでも高速動
作や大きなＯｎ電流を必要としない、例えば液晶セルと
組み合わせることによって、画像表示装置を構成するＭ
ＩＳ型トランジスタのスイッチングアレイを得ることは
可能である。
第１図、第２図は上記の目的を達成するために開発され
た非晶質シリコンＭＩＳ型トランジスタの平面図と工程
断面図であり、第２図（ｄＪはＢ−Ｂ／線上の、またそ
の他の第２図はＡ−Ａ’線上の断面図である。まず第２
図（、）に示すように、絶縁性基板例えばガラ／板１上
にゲート電極となる第１の金属層２を選択的に被着形成
する。ついで、全面にゲート絶縁層３、シリコンを主成
分とする非晶ζ− 買手導体層４、そしてドナまたはアクセプタとなる不純
物を含むシリコンを主成分とする非晶質半導体層６を被
着する。これらの薄膜の被着方法は７ラン系ガスのグロ
ー放電によるプラズマ堆積が簡便で、ゲート絶縁層３に
窒化７リコンを得んとするならば薄膜作製ガス中にアン
モニアを、また不純物を含む非晶質半導体層を得んとす
るならばジボランやホスフィンを添加すれがよい。その
後第２図（ｂ）に示すようにシリコンを主成分とする非
晶質半導体層４，５を選択的に除去して島状のシリコン
を主成分とする非晶質半導体層４ ／ 、 ｓ １を
形成する。さらに第２図（ｄＪに示したように、第１の
金属層２上のゲート絶縁層３に開口部６を形 −成して
第１の金属層シを一部露出した後、第２図ｔｃ＋に示す
ようにオフセットゲート構造とならぬよう第１の金属層
２と一部重なり合った第２の金属層よりなる一対のソー
ス・ドレイ／配線７，８が選択的に被着形成される。も
ちろんこの時第２図（ｄｌに示したように、開口部６を
含んでゲート絶縁層３上には第２の金属層よりなるゲー
ト配線９も形成される。最後に第２図（ｅ）に示したよ
うに、ソース・ドレイン配線７，８をマスクとしてシリ
コζ２ ンを主成分とする非晶質半導体層４′上のドナまたはア
クセプタとなる不純物を含むシリコンを主成分とする非
晶質半導体層６′を選択的に除去して、従来の構造によ
るシリコンを主成分とする非晶質半導体のＭＩＳ型トラ
ンジスタが完成する。
た非晶質シリコンＭＩＳ型トランジスタの平面図と工程
断面図であり、第２図（ｄＪはＢ−Ｂ／線上の、またそ
の他の第２図はＡ−Ａ’線上の断面図である。まず第２
図（、）に示すように、絶縁性基板例えばガラ／板１上
にゲート電極となる第１の金属層２を選択的に被着形成
する。ついで、全面にゲート絶縁層３、シリコンを主成
分とする非晶ζ− 買手導体層４、そしてドナまたはアクセプタとなる不純
物を含むシリコンを主成分とする非晶質半導体層６を被
着する。これらの薄膜の被着方法は７ラン系ガスのグロ
ー放電によるプラズマ堆積が簡便で、ゲート絶縁層３に
窒化７リコンを得んとするならば薄膜作製ガス中にアン
モニアを、また不純物を含む非晶質半導体層を得んとす
るならばジボランやホスフィンを添加すれがよい。その
後第２図（ｂ）に示すようにシリコンを主成分とする非
晶質半導体層４，５を選択的に除去して島状のシリコン
を主成分とする非晶質半導体層４ ／ 、 ｓ １を
形成する。さらに第２図（ｄＪに示したように、第１の
金属層２上のゲート絶縁層３に開口部６を形 −成して
第１の金属層シを一部露出した後、第２図ｔｃ＋に示す
ようにオフセットゲート構造とならぬよう第１の金属層
２と一部重なり合った第２の金属層よりなる一対のソー
ス・ドレイ／配線７，８が選択的に被着形成される。も
ちろんこの時第２図（ｄｌに示したように、開口部６を
含んでゲート絶縁層３上には第２の金属層よりなるゲー
ト配線９も形成される。最後に第２図（ｅ）に示したよ
うに、ソース・ドレイン配線７，８をマスクとしてシリ
コζ２ ンを主成分とする非晶質半導体層４′上のドナまたはア
クセプタとなる不純物を含むシリコンを主成分とする非
晶質半導体層６′を選択的に除去して、従来の構造によ
るシリコンを主成分とする非晶質半導体のＭＩＳ型トラ
ンジスタが完成する。
ソース・ドレイン配線７，８とシリコンを主成分とする
非晶質層４′ との間に介在するドナー又はアクセプタ
情となる不純物を含む非晶質シリコンを主成分とする半
導体層１０．１１は良好なオーミック接触が形成される
ために必要であり、非晶質半導体層１０．１１が存在し
なくてもＭＩＳトランジスタとしての動作は可能である
が、動作電圧が高くなる傾向は避けられないのではその
場合にはソース・ドレイン配線７，８の材質および被着
方法には注意が必要である。不純物を含む非晶質半導体
層１０．１１が介在する場合にはソース・ドレイ／配線
７，８は一般的なアルミニウムで十分である。
非晶質層４′ との間に介在するドナー又はアクセプタ
情となる不純物を含む非晶質シリコンを主成分とする半
導体層１０．１１は良好なオーミック接触が形成される
ために必要であり、非晶質半導体層１０．１１が存在し
なくてもＭＩＳトランジスタとしての動作は可能である
が、動作電圧が高くなる傾向は避けられないのではその
場合にはソース・ドレイン配線７，８の材質および被着
方法には注意が必要である。不純物を含む非晶質半導体
層１０．１１が介在する場合にはソース・ドレイ／配線
７，８は一般的なアルミニウムで十分である。
さて、第２図ｔｏ＋に示したように不純物を含む非晶質
半導体層６′はソース・ドレイン配線７，８をマスクと
して選択的に除去されるのであるが、もし除去が不十分
であるとソース・ドレイン１０゜１１間が残存した不純
物を含む非晶質半導体層によって電気的に導通してしま
い、ソース・ドレイン１Ｑ、１１間のリーク電流を増大
させることが分っている。そこで、通常は第２図（ｅ）
に示したように不純物を含む非晶質半導体層５′を選択
的に除去するとき、過食側によって薄膜電界効果トラン
ジスタのチャンネル部を構成するシリコ／を主成分とす
る非晶質半導体層４′も一部除去して凹状１２とするの
が一般的である。この結果としてリーク電流′の増大は
阻止できるものの、ＭＩＳ型トランジスタのチャネル部
を構成するシリコンを主成分とする非晶質半導体層４′
は確実に膜厚が減少する。
半導体層６′はソース・ドレイン配線７，８をマスクと
して選択的に除去されるのであるが、もし除去が不十分
であるとソース・ドレイン１０゜１１間が残存した不純
物を含む非晶質半導体層によって電気的に導通してしま
い、ソース・ドレイン１Ｑ、１１間のリーク電流を増大
させることが分っている。そこで、通常は第２図（ｅ）
に示したように不純物を含む非晶質半導体層５′を選択
的に除去するとき、過食側によって薄膜電界効果トラン
ジスタのチャンネル部を構成するシリコ／を主成分とす
る非晶質半導体層４′も一部除去して凹状１２とするの
が一般的である。この結果としてリーク電流′の増大は
阻止できるものの、ＭＩＳ型トランジスタのチャネル部
を構成するシリコンを主成分とする非晶質半導体層４′
は確実に膜厚が減少する。
ある特定の組み合わせ、例えばゲート金属層２にモリブ
デン、不純物として燐を含む非晶質シリコン層５′ 、
ソースΦドレイン配線７１８にアルミニウムを用い、非
晶質シリコン層の食刻に弗酸：硝酸−１：３０液を使用
したところ非晶質シリコンの食刻速度が５〜１０倍程度
に増殖され、膜厚５ｏｏｏへの非晶質シリコン層４′ま
でわずか４〜６秒で消失してしまった。しかるに、絶縁
性基板上に被着された、トランジスタのチャンネル部を
構成する不純物を含まない非晶質シリコン層と燐を不純
物として含む非晶質シリコン層よりなる食刻モニタでは
、不純物゛を含む非晶質シリコン層が除去された状態で
も不純物を含まない非晶質シリコンは十分残存していた
。すなわち、ゲート電極２の存在が電気化学的な作用を
もたらし、異常食刻を生じることが分った。
デン、不純物として燐を含む非晶質シリコン層５′ 、
ソースΦドレイン配線７１８にアルミニウムを用い、非
晶質シリコン層の食刻に弗酸：硝酸−１：３０液を使用
したところ非晶質シリコンの食刻速度が５〜１０倍程度
に増殖され、膜厚５ｏｏｏへの非晶質シリコン層４′ま
でわずか４〜６秒で消失してしまった。しかるに、絶縁
性基板上に被着された、トランジスタのチャンネル部を
構成する不純物を含まない非晶質シリコン層と燐を不純
物として含む非晶質シリコン層よりなる食刻モニタでは
、不純物゛を含む非晶質シリコン層が除去された状態で
も不純物を含まない非晶質シリコンは十分残存していた
。すなわち、ゲート電極２の存在が電気化学的な作用を
もたらし、異常食刻を生じることが分った。
チャネル部が多少膜ペリしてもＯｎ電流の大部分はゲー
ト絶縁層３との境界面に沿った非晶質シリコン層４′に
沿って流れるためにｐｎ電流の減少は小さい。しかし異
常食刻が生じるとＯｎ電流は著しく減少し、適正食刻の
場合に比べて ／１０以下になることも稀ではない。さ
らにやっかいなことには、従来の構造例の第２図ｔｅ＋
ではチャネルの反対側が外気に晒されるため大気中の水
分を吸着し易い。吸着された水分中のＯＨ−基はチャネ
ル部をＰ形化してしまうので、ｎチャネル動作のＭＩｓ
トランジスタのしきい値電圧が太きくなる傾向がある。
ト絶縁層３との境界面に沿った非晶質シリコン層４′に
沿って流れるためにｐｎ電流の減少は小さい。しかし異
常食刻が生じるとＯｎ電流は著しく減少し、適正食刻の
場合に比べて ／１０以下になることも稀ではない。さ
らにやっかいなことには、従来の構造例の第２図ｔｅ＋
ではチャネルの反対側が外気に晒されるため大気中の水
分を吸着し易い。吸着された水分中のＯＨ−基はチャネ
ル部をＰ形化してしまうので、ｎチャネル動作のＭＩｓ
トランジスタのしきい値電圧が太きくなる傾向がある。
とくに異常食刻によってチャネル部の膜厚が減少した場
合にはこの傾向が著しい。しかしながら、約１５０℃の
乾燥窒素ガス中での加熱により吸着された水分は失なわ
れ、再び製造直後の特性に復帰することが分った。
合にはこの傾向が著しい。しかしながら、約１５０℃の
乾燥窒素ガス中での加熱により吸着された水分は失なわ
れ、再び製造直後の特性に復帰することが分った。
このように、従来の構造と製造方法によるンリ轡に
コンを主成分とする古品質半導体のＭＩＳ型トランジス
タではチャネル部の膜ベリに帰因する特性の不揃いを避
けられず、また膜ペリが甚しい場合には信頼性も極めて
不安楚であった。本発明はこのような状況に鑑みなされ
たもので、その要点は異常食刻を阻止する製造工程の導
入にあり、脚、下箱３図とともに本発明のシリコンを主
成分とする非晶質半導体として非晶質シリコンを用いた
ＭＩＳ型トラ゛ンジスタの実施例について説明する。な
お、同一機能の各部については第１〜２図と同じ番号を
付し、第３図（Ｃ１はＢ−Ｂ’綾線上、またその他の第
３図はＡ−Ａ’線上の工程断面図を示す。
タではチャネル部の膜ベリに帰因する特性の不揃いを避
けられず、また膜ペリが甚しい場合には信頼性も極めて
不安楚であった。本発明はこのような状況に鑑みなされ
たもので、その要点は異常食刻を阻止する製造工程の導
入にあり、脚、下箱３図とともに本発明のシリコンを主
成分とする非晶質半導体として非晶質シリコンを用いた
ＭＩＳ型トラ゛ンジスタの実施例について説明する。な
お、同一機能の各部については第１〜２図と同じ番号を
付し、第３図（Ｃ１はＢ−Ｂ’綾線上、またその他の第
３図はＡ−Ａ’線上の工程断面図を示す。
まず、第３図（ａ）に示したように、絶縁性基板１上に
ゲートとなる第１の金属層２を選択的に被着形成し、ゲ
ート絶縁層３、特別な不純物を含まないｉ形の非晶質シ
リコン層４、燐を不純物として含むｎ形の非晶質７リコ
ン層５を順次被着する。
ゲートとなる第１の金属層２を選択的に被着形成し、ゲ
ート絶縁層３、特別な不純物を含まないｉ形の非晶質シ
リコン層４、燐を不純物として含むｎ形の非晶質７リコ
ン層５を順次被着する。
ついで第３図（ｂ）に示すように不純物を含まない非晶
質シリコン層４上に第１の金属層２と一部重なり合う一
対の不純物を含む非晶質シリコン層５′を選択的に残す
。この工程において、食刻液には酢酸を１０〜３０％添
加された弗酸：硝酸−１＝３０液を用いると不純物とし
て燐を含んだ非晶質シリコン層と不純物を含まない非晶
質シリコン層との食刻速度比が６程度にはなるので、不
純物を含んだ非晶質シリコン層の膜厚を５００人とする
と過食側によって失なわれる不純物を含まない非晶質シ
リコン層の膜ベリは１００人程度に抑えることができる
。このときＢ−Ｂ’ 線上の工程断面図は第３図（Ｃ）
に示す通りで、不純物を含む非晶質シリコン層６の食刻
時にゲート金属層２は不純物を含まずほとんど導電性を
示さない非晶質７９３７層４と絶縁体であるゲート絶縁
層３によって電気的に分離されていることが分る。
質シリコン層４上に第１の金属層２と一部重なり合う一
対の不純物を含む非晶質シリコン層５′を選択的に残す
。この工程において、食刻液には酢酸を１０〜３０％添
加された弗酸：硝酸−１＝３０液を用いると不純物とし
て燐を含んだ非晶質シリコン層と不純物を含まない非晶
質シリコン層との食刻速度比が６程度にはなるので、不
純物を含んだ非晶質シリコン層の膜厚を５００人とする
と過食側によって失なわれる不純物を含まない非晶質シ
リコン層の膜ベリは１００人程度に抑えることができる
。このときＢ−Ｂ’ 線上の工程断面図は第３図（Ｃ）
に示す通りで、不純物を含む非晶質シリコン層６の食刻
時にゲート金属層２は不純物を含まずほとんど導電性を
示さない非晶質７９３７層４と絶縁体であるゲート絶縁
層３によって電気的に分離されていることが分る。
その後、第３図（ｄ）に示すように不純物を含まない非
晶質７９３７層を島状４′に形成する。このとき不純物
を含む非晶質シリコン層５′は島４′上の両端部に位置
し、ノース・ドレイン１０゜１１を構成する。そして図
示はしないがゲート金属層２への接続を与えるための開
口部６をゲート絶縁層３に形成した後、第３図（ｅ）に
示したようにソース・ドレイン１０．１１を含んでソー
ス・ドレイン配線７，８が、また前記開口部６を含んで
ゲート配Ｗ９が絶縁性基板１またはゲート絶縁層３上に
選択的に被着形成されて本発明による非晶質シリコンの
ＭＩＳ型トランジスタが完成する。
晶質７９３７層を島状４′に形成する。このとき不純物
を含む非晶質シリコン層５′は島４′上の両端部に位置
し、ノース・ドレイン１０゜１１を構成する。そして図
示はしないがゲート金属層２への接続を与えるための開
口部６をゲート絶縁層３に形成した後、第３図（ｅ）に
示したようにソース・ドレイン１０．１１を含んでソー
ス・ドレイン配線７，８が、また前記開口部６を含んで
ゲート配Ｗ９が絶縁性基板１またはゲート絶縁層３上に
選択的に被着形成されて本発明による非晶質シリコンの
ＭＩＳ型トランジスタが完成する。
以上の説明からも明らなように、本発明においては不純
物を含む非晶質７リコン層の選択的食刻が第３図（ｂｌ
に水子ように絶縁性基板１上で絶縁性の感光性樹脂をマ
スクとして行なわれる。しかもゲート金属層２はゲート
絶縁層３によって電気的に分離されているので、ゲート
金属層２にどのような材質を用いても電気化学的作用に
よる電池は構成されず、したがって異常食刻も生じない
。
物を含む非晶質７リコン層の選択的食刻が第３図（ｂｌ
に水子ように絶縁性基板１上で絶縁性の感光性樹脂をマ
スクとして行なわれる。しかもゲート金属層２はゲート
絶縁層３によって電気的に分離されているので、ゲート
金属層２にどのような材質を用いても電気化学的作用に
よる電池は構成されず、したがって異常食刻も生じない
。
このため化学反応による食刻速度を低下させる工夫、例
えば食刻液を水で希釈することによって、不純物を含ま
ない非晶質シリコン層４上に被着された不純物を含む非
晶質シリコン層５のみを比較的精度良く食刻できるよう
になり、チャネル部の膜ペリに帰因する。ｎ電流の減少
やしきい値電圧の、変動などが抑制できた。
えば食刻液を水で希釈することによって、不純物を含ま
ない非晶質シリコン層４上に被着された不純物を含む非
晶質シリコン層５のみを比較的精度良く食刻できるよう
になり、チャネル部の膜ペリに帰因する。ｎ電流の減少
やしきい値電圧の、変動などが抑制できた。
なお、実施例では非晶質シリコンを取上げて説明したが
、本発明は微結晶シリコンや多結晶シリコン、さらには
窒素、炭素などの成分を含むシリコン化合物からなる非
晶質半導体にも適用されることは言うまでもない。
、本発明は微結晶シリコンや多結晶シリコン、さらには
窒素、炭素などの成分を含むシリコン化合物からなる非
晶質半導体にも適用されることは言うまでもない。
第１図は非晶質シリコンＭＩＳ型トランジスタの要部概
略平面図、第２図（ａ） 、 （ｂ）、 、 （Ｃ１、
ｔｅ＋は従来の同トランジスタの第１図のＡ−Ａ’線製
造工程断面図、第２図Ｆｄｌは第２図（Ｃ）の工程にお
ける断面図、第３図（ａ） 、 （ｂ） 、 （ｄ）
、 （ｅ）は本発明の一実施例にかかる非晶質シリコン
ＭＩＳ型トランジスタの第１図のＡ−Ａ’線部の製造工
程断面図、第３図（Ｃ１は第３図（ｂｌの工程における
同トランジスタのＢ −Ｂ′線部の断面図である。 １・・・・・・絶縁性基板、２・・・・・・ゲート金属
、３・・・・・・ゲート絶縁層、４，４′・・・・・・
不純物を含まない非晶質シリコン、６，５′・・・・・
・不純物を含む非晶質シリコン、６・・・・・・開口部
、７，８・・・・・・ソース、ドレイン配線、９・・・
・・・ゲート配線、１０．１１・・・・・・ソース、ド
レイン。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 ｔ４ど〕
略平面図、第２図（ａ） 、 （ｂ）、 、 （Ｃ１、
ｔｅ＋は従来の同トランジスタの第１図のＡ−Ａ’線製
造工程断面図、第２図Ｆｄｌは第２図（Ｃ）の工程にお
ける断面図、第３図（ａ） 、 （ｂ） 、 （ｄ）
、 （ｅ）は本発明の一実施例にかかる非晶質シリコン
ＭＩＳ型トランジスタの第１図のＡ−Ａ’線部の製造工
程断面図、第３図（Ｃ１は第３図（ｂｌの工程における
同トランジスタのＢ −Ｂ′線部の断面図である。 １・・・・・・絶縁性基板、２・・・・・・ゲート金属
、３・・・・・・ゲート絶縁層、４，４′・・・・・・
不純物を含まない非晶質シリコン、６，５′・・・・・
・不純物を含む非晶質シリコン、６・・・・・・開口部
、７，８・・・・・・ソース、ドレイン配線、９・・・
・・・ゲート配線、１０．１１・・・・・・ソース、ド
レイン。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 ｔ４ど〕
Claims (1)
- 絶縁性基板上にゲートとなる第１の金属層を選択的に被
着形成する工程と、全面に第１のシリコンを主成分とす
る非単結晶半導体層とドナーまたはアクセプタとなる不
純物を含む第２のシリコンを主成分とする非単結晶半導
体層を被着する工程と、前記第１の金属層と重なり合う
一対の前記第２の非単結晶半導体層を前記第１の非単結
晶半導体層上に選択的に残す工程と、前記第２の非単結
晶半導体層を含んで前記第１の非単結晶半導体層を島状
に形成する工程と、前記第２の非単結晶半導体層を含ん
でソース、ドレイ／配ＨトｆｘルｌＸ２の金属層を選択
的に被着形成する工程を有するＭＩＳ型）ランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57101863A JPS58219767A (ja) | 1982-06-14 | 1982-06-14 | Ｍｉｓ型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57101863A JPS58219767A (ja) | 1982-06-14 | 1982-06-14 | Ｍｉｓ型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58219767A true JPS58219767A (ja) | 1983-12-21 |
Family
ID=14311835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57101863A Pending JPS58219767A (ja) | 1982-06-14 | 1982-06-14 | Ｍｉｓ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58219767A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336574A (ja) * | 1986-07-31 | 1988-02-17 | Hitachi Ltd | 薄膜トランジスタ |
-
1982
- 1982-06-14 JP JP57101863A patent/JPS58219767A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336574A (ja) * | 1986-07-31 | 1988-02-17 | Hitachi Ltd | 薄膜トランジスタ |
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