JPS58219850A - 誤り位置検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はＣＲＣＣ（Ｃｙｃｌｌｅ　Ｒ＠ｄｕｎｄａｎ
ｅｙ　Ｃｂ＠ｃｋＣｏｄｅ　）によるエラー訂正装置に
係り、特にその誤り位置検出回路の改良に関する。

〔発明の技術的背景〕

近時、デジタルオーディオ機器の開発カニ進められてい
るが、この種の機器にあってはその二つ　　ラー訂正符
号として巡回符号・とも呼ばれるＣＲＣＣ符号が採用さ
れている。

、　　　すなわち、かかるＣＲＣＣ符号によるエラー訂
４　　正の原理は、生成多項式で情報ビットを１１１１
算し矢　　た剰余を検査ビットとして用いるもので、復
号時に再度割算を行なって剰余−＜１なければつｔｂ割
り切れれば符号誤り（エラー）力監ないものとし、且つ
剰余があればつまり割り切れなければ、　　符号誤り（
エラー）カニあると４！Ｉ［男ＩＪすることにより、単
−誤り訂正と二重ｗＡシ検出を可有ヒとしたものである
。

今、−例として原始多項式〇〇−１＋Ｘ＋Ｘ＋ｘ１６を
生成多項式とする情報ビット１８０゜検査ビット；１６
．符号長９６２ツトのＣＲＣＣ符号の復号についてみて
みる。

この場合、受信系列ＴＯｔＴ１・・・ｒｓｓを受信多項
式（Ｒ，）によシ Ｒ（ｙ）−ｒＱ　＋ｒｌ　ｘ＋ｒ２ｘ２＋−−＋　ｒＱ
　Ｂ　ｘ”のように表わしたすると、とのＲ（ｘ）を上
記Ｇ（ｘ）で割った剰余として与えられるシンドローム
により誤９の有無およびその内容を判定するものである
。

ここで、シンドロームすなわち剰余はＧ　（ｘ）の根を
αとすればＲ（α）で与えられ、Ｒ（ＩＬＲ（α）によ
ｐ （１）　　Ｒ（１）＝０　、　Ｒ（α）−０では誤りな
しく２）Ｒ（１）−１，Ｒ（α）＋Ｏでは単−誤り（３
）　　Ｒ（１）−ｏ　、　Ｒ（α）＋Ｏでは二重誤りの
如く判定し、（２）の単−誤シと判定された場合にはそ
の誤９位置を求めることによってエラー訂正を可能なら
しめる。また、（３）の二重誤りと判定された場合には
適宜な補正をなすのに供せられる。

そして、上記単−誤シ時における誤シ位置の検出は、ｒ
ｌｌから数えて１番目（０；≦ｉ≦９５）が誤りであっ
たとした場合のシンドロームＲ（α）−α９５−１に対
してｄを適数同乗じて行く過程でＲ（α）−α？５にな
った時点の乗算回数つｔ、？（１）を求める如くしてな
されている。

第１図は以上のような原理に基いて構成された従来の誤
シ位置検出回路を示すもので、先ず除算回路１１に入力
端子（ＩＮ）を介して受信系列がｒ■ｔｒ９４＊・・・
ｒ・の順に入力される。そして、すべての受信系列が入
力されると除算回路１１の出力（Ｑｏ　　、Ｑｔ・・・
Ｑ目）が必然的にシンドロームＲ（α）となる。

この場合、除算回路１１は第２図に示すように７リツグ
フロ、グＦＦ、　ＮＦＦ、　、とエクスクルシブオアＥ
Ｘ−ＯＲ目〜ＥＸ−ＯＲｔｓを用いて多項式〇（ｘ　）
−１＋　ｘ５＋ｘ１２＋ｘ”の形に結合された線形シフ
トレジスタで構成されているものとすれば、これを後述
するクロ、クパルスによって１回シフトしてやればその
内容Ｒ（α）をα１倍したことになる。

つまシ、単−誤りがｒｅｓから数えて（１）番目に生じ
ていたとすれば除算回路Ｊ１を構成するシフトレジスタ
にはＲ（α）−α９５−１が残っているものであるが、
これをクロ、り端子（ＣＫ）からのクロ、クツ臂ルスで
もって、（１）回シフトしてやることによｊＤ　Ｒ（α
）−α９５となる。

すると、除算回路１１の出力（Ｑｏ　　＝Ｑｔ　　−・
・・Ｑｌｓ）がα９５−（００１０１１００００１００
１１１）になったのをノリーン検出回路１２が検出して
う、ナノ４ルスを出力するようになる。

このう、チノ母ルスは上記り四、クツ臂ルスによるシフ
ト回数をカウントしている７ビ、トカウンタ１３の内容
をラッチするう、子回路１４に供給され、これによって
う、子回路１４から誤シ位置＜１＋出力を得ることがで
きることになる。

〔背景技術の問題点〕

しかしながら、以上のような従来の誤シ位置検出回路に
あっては、誤り位置を検出するために必要となるαの乗
算回数が上述の例で最高９６回にもなる如く符号長のビ
ット数に等しいだけの乗算回数を必要とするので、それ
だけ検出に要する処理時間が長時間化するという問題を
有していた。

〔発明の目的〕

そこで、この発明は以上のような点に鑑みてなされたも
ので、可及的に短時間で娯シ位置を検出し得るように改
良した極めて良好な不誤り位置検出回路を提供すること
を目的としている。

〔発明の概要〕 すなわち、この発明による誤り位置検出回路は、ＣＲＣ
Ｃ符号を構成する符号長Ｎビットの受信系列を所定の生
成多項式の形に結合された線形シフトレジスタで除算せ
しめる除算回路と、この除算回路の出力から誤シ位置を
与える特定ノ臂ターンを検出するパターン検出回路と、
前記除算回路のレジスタ内容が前記特定ノ臂ターンに一
致するまで該レジスタをシフトせしめる手段と、この手
段によるシフト回数をカウントして誤り位置出力を導出
する手段とを具備し、前記パターン検出回路の特定ノ４
ターン検出数を複数として前記レジスタのシフト回数を
最高２ｍ回（但し２１≦Ｎ）に低減可能に構成したこと
を特徴と、している。

〔発明の実施例〕

以下図面を参照してこの発明の一実施例につき詳細に説
明する。

すなわち、第３図は前述した第１図の場合と同様に原始
多項式〇（ｘ）−１＋ｘ　＋ｘ　＋１　　を生成多項式
とする情報ビット：８０、検査ビット：１６、符号長９
６ビツトのＣＲＣＣ符号の復号に適用される誤り位置検
出回路であって、入力端子（ＩＮ）からの受信系列が１
１４１　ｒｓｓ・・−・・・・ｒ６の順に除算回路２１
に入力される。このようにして、すべての受信系列が入
力されると除算回路２ノの出力（Ｑｏ　＋　Ｑｓ・・−
・・Ｑｔｉ）が必然的にシンドロームＲ（α）となる。

ここで、除算回路２１は第２図に示したように多項式〇
（Ｘ）　−１＋ｘ’＋ｉ１２＋ｘ”の形に結合された線
形シフトレジスタで構成されているもので、これを後述
するクロックツ９ルスによって０）回シフトしてやれば
その内容Ｒ（α）をα１倍したことになる。

そして、除算回路２１の出力（Ｑｏ　　、Ｑｔ・・・Ｑ
ｒｉ）が供給されるパターン検出回路２２社、この場合
（Ｑｏ　　＋　Ｑｓ　・”Ｑｓｓ　）がα９５−ｍ（０
０１０１１００００１００１１１）、α”−（ｏｏｏｏ
　ｏｉｏ。

００１０　１０１１）、ｃ（”−（０００１１００１１
１０１１０００）に一致したとき、α　、α　、α　の
各出力がそれぞれ″１“になゐ如く構成されている。

このｉ４ターン検出回路２２のα？５．α４３．αｓ１
の各出力はオアｒ−ト２３を介して７ビ、トラツチ回路
２４のラッチパルスとして供給されると共に、そのうち
のα　およびαｓ１出力が７ビツトラ、子回路２４の上
位２ピ、ト２５および２６のセットノ母ルスとして供給
される。

ここで、７ピツトラツチ回路２４は、前記クロ、クツ４
ルスによる除算回路２１のシフト回数をカウントする５
ピ、トカウンタ２５の出力２°〜２４が対応する下位５
ピツト２°〜２４に入力される如くなされている。

而して、以上の構成において、今受信系列（ｒｅｓ　＋
ｒ９４　・・−ｔｏ　）でｒｅｓから数えて１番目（０
≦１≦９５）が誤っていたとすると、該受信系列の入力
が終了した時点で除算回路２１を構成５−１ するシフトレジスタにはＲ（ｄ）噛α　　が残っている
ものであるが、これをクロ、り端子（ＣＫ）からのクロ
、りパルスでもって適数口シフトせしめることにより、
その出力がα？８．またはα６ｓまたはα　に一致する
ようＫしてやる。

つまシ、（１）が ■０≦ｉ≦３１の場合１回のシフトでα９ｓ■３２≦ｌ
≦６３の場合（１−３２）回のシフトでα６ｓ■６４≦
曳≦９５の場合（１−６４）回のシフトでα３１にそれ
ぞれ一致するものであるが、これを検出する・母ターン
検出回路２２においてα９５出力が１＃になった場合に
は、仁の出力によりう。

子回路２４でう、チされる５ピ、トカウンタ２５の出力
がそのまま誤シ位置（υを与える。

また、）やターン検出回路２２においてα６３またはα
３１出力が１″になった場合には、この出力によシラ、
子回路２４の２５ｔたは２６ビ。

ト目がセットされるので、これによる３２ｔたは６４ｆ
：５ピ、トカウンタ２６の出力に加えたものがそのとき
の誤り位置０）として導出されることになる。

すなわち、以上のような誤シ位置検出回路では、ノ臂タ
ーン検出回路２２においてα　だけでなく、α６３およ
びα５１のパターンを検出１シ得るようにしているので
、必要となるシフト回数つまシαを乗じる回数を最高で
も３２回に低減できるので、処理時間を従来の１／３と
し得る如く大幅に軽減することができる。

そして、これは一般的には符号長Ｎビットの誤り位置検
出に必要な最高シフト回数を従来のＮ回から２１回（但
し２１≦Ｎ）に軽減し得るもので、この場合に必要とな
るパターン検出数（Ｐ）は ガウス記号とする。） なお、この発明は上記し且つ図示した実施例のみに限定
されることなく、この発明の要旨を逸脱しない範囲で種
々の変形や連装が可能であることは言う迄もない。

〔発明の効果〕

従って、以上詳述したようにこの発明によれば、可及的
に短時間で誤り位置を検出し得るように改良した極めて
良好なる誤シ位置検出回路を提供することが可能となる
。

【図面の簡単な説明】

第１図は従来の誤ル位置検出回路要部を示す構成図、第
２図は第１図に用いられる除算回路の具体例を示す構成
図、第３図はこの発明に係る誤）位置検出回路の一実施
例を示す要部の構成図である。 ＩＮ・・・入力端子、２１・・・除算回路、２２・・・
パターン検出回路、２３・・・オア回路、２４・・・７
ピ、トラ、子回路、２５・・・５ピナトカウンタ、ＣＫ
・・・クロ、り端子。

Claims (1)

【特許請求の範囲】
1. ＣＲＣＣ符号を構成する符号長Ｎビットの受信系列を所
   定の生成多項式の形に結合された線片シフトレジスタで
   除算せしめる除算回路と、この除算回路の出力から誤り
   位置を与える特定ノ“ターンを検出するノリーン検出回
   路と、前記除算回路のレジスタ内容が前記特定パターン
   に一致するまで霧レジスタをシフトせしめる手段と、こ
   の手段によるシフト回数をカウントして誤９位置出力を
   導出うる手段とを具備してなる誤り位置検出回路に↓い
   て、前記パターン検出回路の特定・臂ターン村出数を複
   数として前記レジスタのシフト回数舌最高２ｍ回（但し
   ２ｍ≦Ｎ）に低減可能に構成したことを特徴とする誤り
   位置検出回路。