JPS58221402A - 制御器のバツクアツプ方式 - Google Patents
制御器のバツクアツプ方式Info
- Publication number
- JPS58221402A JPS58221402A JP10226582A JP10226582A JPS58221402A JP S58221402 A JPS58221402 A JP S58221402A JP 10226582 A JP10226582 A JP 10226582A JP 10226582 A JP10226582 A JP 10226582A JP S58221402 A JPS58221402 A JP S58221402A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- input
- controller
- operation center
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Feedback Control In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、プロセス制御等に用いられる制御器のバック
アップ方式に関するものである。
アップ方式に関するものである。
近来は、プロセッサによシ制御演算動作を行なう制御器
が汎用化されており、監視、制御等を行なう操作センタ
との間は、同様にプロセッサを備えるインターフェイス
によシ中継され、操作センタにおいて、制御器に対する
各種データの送出および、制御器から送られて来る各種
データの監視を行なうものとなっているが、制御器のプ
ロセッサに異常を生ずれば、制御器としての動作が不能
となり、操作センタにおける監視および制御も不可能と
なる欠点を生じている。
が汎用化されており、監視、制御等を行なう操作センタ
との間は、同様にプロセッサを備えるインターフェイス
によシ中継され、操作センタにおいて、制御器に対する
各種データの送出および、制御器から送られて来る各種
データの監視を行なうものとなっているが、制御器のプ
ロセッサに異常を生ずれば、制御器としての動作が不能
となり、操作センタにおける監視および制御も不可能と
なる欠点を生じている。
本発明は、従来のかかる欠点を根本的に排除する目的を
有し、インターフェイスにプロセッサを備えることに着
目し、制御器のプロセッサに異常を生じたとき、これの
機能をインターフェイスのプロセッサにより代行させ、
ディジタル入力、アナログ出力およびディジタル出力の
データを操作センタと入出力回路との間において授受さ
せる制御器のバックアップ方式を提供すると共に、アナ
ログ入力はディジタル信号へ変換してから一旦メモリへ
格納し、これの格納内容を操作センタへ与えるものとし
た制御器のバックアップ方式を提供するものである。
有し、インターフェイスにプロセッサを備えることに着
目し、制御器のプロセッサに異常を生じたとき、これの
機能をインターフェイスのプロセッサにより代行させ、
ディジタル入力、アナログ出力およびディジタル出力の
データを操作センタと入出力回路との間において授受さ
せる制御器のバックアップ方式を提供すると共に、アナ
ログ入力はディジタル信号へ変換してから一旦メモリへ
格納し、これの格納内容を操作センタへ与えるものとし
た制御器のバックアップ方式を提供するものである。
以下、実施例を示す図に：′よって本発明の詳細な説明
する。
する。
第１図は構成を示すブロック図であシ、制御器ＣＴは、
プロセッサＣＰＵｍを中心とし、固定メモリＲＯＭｍ
、可変メモリＲＡＭｍおよび入出力回路ｔ１０ｍを周辺
へ配したうえ、母線ＢＵＳｍによりこれらを接続してお
り、プロセスの各センサから与えられるアナログ入力Ａ
Ｉ 、ディジタル入力ＤＩを入出力回路ｌ１０ｍを介し
て受取る一方、これらに応する制御演算動作の結果をア
ナログ出力ＡＯ。
プロセッサＣＰＵｍを中心とし、固定メモリＲＯＭｍ
、可変メモリＲＡＭｍおよび入出力回路ｔ１０ｍを周辺
へ配したうえ、母線ＢＵＳｍによりこれらを接続してお
り、プロセスの各センサから与えられるアナログ入力Ａ
Ｉ 、ディジタル入力ＤＩを入出力回路ｌ１０ｍを介し
て受取る一方、これらに応する制御演算動作の結果をア
ナログ出力ＡＯ。
ディジタル出力Ｄｏとして入出力回路ｌ１０ｍを介して
プロセスの各アクチェータへ送出している。
プロセスの各アクチェータへ送出している。
なお、制御演算動作は、固定メモリＲＯＭｍへ格納され
た命令をプロセッサＣＰＵｒｎが実行し、必要とするデ
ータを可変メモリＲＡＭｍヘアクセスしながら行なわれ
る。
た命令をプロセッサＣＰＵｒｎが実行し、必要とするデ
ータを可変メモリＲＡＭｍヘアクセスしながら行なわれ
る。
また、母線ＢＵＳｍと操作センタＯ８との間には中継用
のインターフェイスＩ／Ｆが挿入されており、これも、
プロセッサＣＰＵ５を中心とし、固定メモリＲＯＭ！ｌ
Ｉ可変メモＩ） ＲＡＭ５および入出力回路Ｉ１０，
１〜エカ、３ を周辺へ配したうえ、母線ＢＵＳ ｇに
よりこれらを接続している。
のインターフェイスＩ／Ｆが挿入されており、これも、
プロセッサＣＰＵ５を中心とし、固定メモリＲＯＭ！ｌ
Ｉ可変メモＩ） ＲＡＭ５および入出力回路Ｉ１０，
１〜エカ、３ を周辺へ配したうえ、母線ＢＵＳ ｇに
よりこれらを接続している。
なお、プロセッサＣＰＵｍ内の監視回路からは、プロセ
ッサＣＰＵｍの異常発生を示す監視信号ＷＤＴがプロセ
ッサＣＰＵ５へ与えられていると共に１プロセツサＣＰ
Ｕ！ｌが母線ＢＵＳｍの使用権を占有するとき送出され
る要求信号ＲＩＱおよび、これに対する応答信号ＡＣＫ
が、入出力回路Ｉ１０！１２を介（し−て授受されるも
のとなっている。
ッサＣＰＵｍの異常発生を示す監視信号ＷＤＴがプロセ
ッサＣＰＵ５へ与えられていると共に１プロセツサＣＰ
Ｕ！ｌが母線ＢＵＳｍの使用権を占有するとき送出され
る要求信号ＲＩＱおよび、これに対する応答信号ＡＣＫ
が、入出力回路Ｉ１０！１２を介（し−て授受されるも
のとなっている。
このため、プロセッサＣＰＵｍに異常を生ずれば、監視
信号ＷＤＴによりこれをプロセッサＣＰＵ５が検知し、
固定メモリＲＯＭｇの命令を実行のうえ、要求信号ＲＥ
Ｑを送りして応答信号ＡＣＫが得られれば、プロセッサ
ＣＰＵｍが母線ＢＵ８ｍから切離され、ＢＵＳｍの使用
権がプロセッサＣＰＵ５へ移転し、可変メモＩＪ ＲＡ
Ｍｍ ｌ入出力回路工Δ加を入出力回路ｌ１０１１３を
介してプロセッサＣＰＵ５が支配するものとなっている
。
信号ＷＤＴによりこれをプロセッサＣＰＵ５が検知し、
固定メモリＲＯＭｇの命令を実行のうえ、要求信号ＲＥ
Ｑを送りして応答信号ＡＣＫが得られれば、プロセッサ
ＣＰＵｍが母線ＢＵ８ｍから切離され、ＢＵＳｍの使用
権がプロセッサＣＰＵ５へ移転し、可変メモＩＪ ＲＡ
Ｍｍ ｌ入出力回路工Δ加を入出力回路ｌ１０１１３を
介してプロセッサＣＰＵ５が支配するものとなっている
。
すなわち、プロセッサＣＰＵｍに異常を生ずれば、プロ
セッサＣＰＵ５がプロセッサＣＰＵ５の機能を代行し、
操作センタＯ８からのアナログ出力ＡＯおよびディジタ
ル出力Ｄｏと対応するデータを入出力回路工Δ加へ与え
る一方、入出力回路ｌ１０ｍからのアナログ入力ＡＩお
よびディジタル入力ＤＩを示すデータを操作センタＯ８
へ与えるものとなる。
セッサＣＰＵ５がプロセッサＣＰＵ５の機能を代行し、
操作センタＯ８からのアナログ出力ＡＯおよびディジタ
ル出力Ｄｏと対応するデータを入出力回路工Δ加へ与え
る一方、入出力回路ｌ１０ｍからのアナログ入力ＡＩお
よびディジタル入力ＤＩを示すデータを操作センタＯ８
へ与えるものとなる。
ただし、入出力回路ｌ１０ｍには、アナログ入力ＡＩを
ディジタル信号へ変換するアナログ・ディジタル変換器
（以下、ＡＤＣ）および、ディジタル信号をアナログ出
力ＡＯへ変換するディジタル拳アナログ変換器（以下、
ＤＡＣ）を備えており、ＤＡＣおよびＡＤＣの変換速度
が低いため、アナログ出力ＡＯＫは特に支障を生じない
がアナログ入力ＡＩは、ディジタル信号へ変換のうえ一
旦可変メモＩ） ＲＡＭｍへ格納する動作を周期的に反
復し、この格納内容を必要に応じて読み出してから、操
作センタＯＢへ与えるものとなっている。
ディジタル信号へ変換するアナログ・ディジタル変換器
（以下、ＡＤＣ）および、ディジタル信号をアナログ出
力ＡＯへ変換するディジタル拳アナログ変換器（以下、
ＤＡＣ）を備えており、ＤＡＣおよびＡＤＣの変換速度
が低いため、アナログ出力ＡＯＫは特に支障を生じない
がアナログ入力ＡＩは、ディジタル信号へ変換のうえ一
旦可変メモＩ） ＲＡＭｍへ格納する動作を周期的に反
復し、この格納内容を必要に応じて読み出してから、操
作センタＯＢへ与えるものとなっている。
したがって、プロセッサＣＰＵｍに異常を生じても、ア
ナログ入力ＡＩおよびディジタル入力ＤＩを操作センタ
Ｏ８において監視できると共に１操作センタＯ８からの
データによシ、アナログ出力ＡＯおよびディジタル出力
Ｄｏを自由に制御できるものとなり、操作センタＯＳの
人為的操作によって制御器ＣＴの障害をバックアップす
ることができる。
ナログ入力ＡＩおよびディジタル入力ＤＩを操作センタ
Ｏ８において監視できると共に１操作センタＯ８からの
データによシ、アナログ出力ＡＯおよびディジタル出力
Ｄｏを自由に制御できるものとなり、操作センタＯＳの
人為的操作によって制御器ＣＴの障害をバックアップす
ることができる。
第２図は、第１発明と対応するプロセッサｃｐｖｓの制
御状況を示すフローチャート、第３図は同じく第１発明
と対応するプロセッサＣＰＵｍの制御状況を示すフロー
チャートであシ、第２図においては、操作センサＯ８か
らの指令信号を受信する１コマンド受信”を入出力回路
ｌ１０ｓ１を介して行ない、これが７受信完了？”のＹ
ＥＳとなれば、ディジタル入力ＤＩを操作センタＯＳが
受取るリードか、操作センタＯ８からのデータをアナロ
グ出力ＡＯｉたはディジタル出力ＤＯとして送出するラ
イトかを、１リード？”によシ判断し、これがＹＥＳな
らば、監視信号Ｍ）Ｔによりプロセッサ″ＣＰＵｍ正常
？”を判断のうえ、これがｆｆｓであれば要求信号ＲＥ
Ｑを送出して母線′″ＢＵＳｍの使用権占有”を行カい
、入出力回路７ ｌ１０ｎからＤＩＩ７−ドを行なって
から要求信２号ＲＥＱを停止して母線″ＢＵＳｍの使用
権を解除”し、入出力回路ｌ１０ｓｌを介し操作センタ
Ｏ８に対してディジタルデータ”ＤＩ送信”を行なう。
御状況を示すフローチャート、第３図は同じく第１発明
と対応するプロセッサＣＰＵｍの制御状況を示すフロー
チャートであシ、第２図においては、操作センサＯ８か
らの指令信号を受信する１コマンド受信”を入出力回路
ｌ１０ｓ１を介して行ない、これが７受信完了？”のＹ
ＥＳとなれば、ディジタル入力ＤＩを操作センタＯＳが
受取るリードか、操作センタＯ８からのデータをアナロ
グ出力ＡＯｉたはディジタル出力ＤＯとして送出するラ
イトかを、１リード？”によシ判断し、これがＹＥＳな
らば、監視信号Ｍ）Ｔによりプロセッサ″ＣＰＵｍ正常
？”を判断のうえ、これがｆｆｓであれば要求信号ＲＥ
Ｑを送出して母線′″ＢＵＳｍの使用権占有”を行カい
、入出力回路７ ｌ１０ｎからＤＩＩ７−ドを行なって
から要求信２号ＲＥＱを停止して母線″ＢＵＳｍの使用
権を解除”し、入出力回路ｌ１０ｓｌを介し操作センタ
Ｏ８に対してディジタルデータ”ＤＩ送信”を行なう。
ただし、プロセッサ” ＣＰＵｍ正常？”がＮｏであれ
ば、すでにプロセッサＣＰＵｍが母ｉＪ ＢＵＳｍ カ
ら分離されているため、直ちに入出力回路”ｌ１０ＩＴ
ＩからＤＩリードを行なう。
ば、すでにプロセッサＣＰＵｍが母ｉＪ ＢＵＳｍ カ
ら分離されているため、直ちに入出力回路”ｌ１０ＩＴ
ＩからＤＩリードを行なう。
また、”リード？”がＮＯであれば、ライトの指令であ
るため、プロセッサ″ＣＰＵｍ正常？°°のＹＥＳに応
じ、前述と同様母線″ＢＵＳｍの使用権占有”を行なっ
てから、可変メモＩ） ” ＲＡＭｍへＡＯ。
るため、プロセッサ″ＣＰＵｍ正常？°°のＹＥＳに応
じ、前述と同様母線″ＢＵＳｍの使用権占有”を行なっ
てから、可変メモＩ） ” ＲＡＭｍへＡＯ。
ＤＯ格納を行ない、母線”ＢＵＳｍの使用権解除″を行
なったうえ、入出力回路ｌ１０８１を介して操作センタ
ＯＳへ１確認信号送信“°を行なう。
なったうえ、入出力回路ｌ１０８１を介して操作センタ
ＯＳへ１確認信号送信“°を行なう。
ただし、プロセッサ″ＣＰＵｍ正常？”がＮＯであれば
、直ちに入出力回路” ｌ１０ｍへＡＯｌＤＯライト”
を行なう。
、直ちに入出力回路” ｌ１０ｍへＡＯｌＤＯライト”
を行なう。
第３図においては、プロセッサＣＰＵｍが操作センタＯ
８からのコマンドを６ライトのコマンド？”Ｋよシ判断
し、これがＹＥＳであれば、コントロールアルゴリズム
およびスティタスフラグのチェックにより、プロセッサ
” ＣＰＵｍ自己チェック“を行なってから、”アイド
ル状態？”がＹＥＳのとき、入出力回路１■ΔｈへＡＯ
，Ｄｏライト”を行なう。
８からのコマンドを６ライトのコマンド？”Ｋよシ判断
し、これがＹＥＳであれば、コントロールアルゴリズム
およびスティタスフラグのチェックにより、プロセッサ
” ＣＰＵｍ自己チェック“を行なってから、”アイド
ル状態？”がＹＥＳのとき、入出力回路１■ΔｈへＡＯ
，Ｄｏライト”を行なう。
第４図乃至第６図は、第２発明と対応するものであシ、
第４図はプロセッサＣＰＵ５の周期的動作を示すフロー
チャート、第５図はプロセッサＣＰＵ１＋の割込的な動
作を示すフローチャート、第６図はプロセッサＣＰＵｍ
の周期的動作を示すフローチャートであり、第４図にお
いては、上述と同様プｐセツデＣＰＵｍ正常？”を判断
し、これがＹＥＳであれば、母ｆ ＢＵ８ｍの使用権占
有”を行なってから、可変メモリ″’ ＲＡＭｍのステ
ィタスフラグ拳チェック”を行たい、母線″ＢＵＳｍの
使用権解除”のうえ、”スティタスフラグを解読”、シ
、これがアイドル状態かプロセッシング状態かを１アイ
ドル？”により判断する。
第４図はプロセッサＣＰＵ５の周期的動作を示すフロー
チャート、第５図はプロセッサＣＰＵ１＋の割込的な動
作を示すフローチャート、第６図はプロセッサＣＰＵｍ
の周期的動作を示すフローチャートであり、第４図にお
いては、上述と同様プｐセツデＣＰＵｍ正常？”を判断
し、これがＹＥＳであれば、母ｆ ＢＵ８ｍの使用権占
有”を行なってから、可変メモリ″’ ＲＡＭｍのステ
ィタスフラグ拳チェック”を行たい、母線″ＢＵＳｍの
使用権解除”のうえ、”スティタスフラグを解読”、シ
、これがアイドル状態かプロセッシング状態かを１アイ
ドル？”により判断する。
１アイドル？”がＹＥＳであれば、母線” ＢＵＳｍの
使用権占有”を行ない、入出力回路” ｌ１０ｍのＡＤ
Ｃ起動“を行なってから、母線″’ ＢＵＳｍの使用権
解除”のうえ、ＡＤＣの変換所要時間と対応する”一定
時間待機”を行ない、再び母線“ＢＵＳｍの使用権占有
”を行なった後、入出力回路”ｌ１０ｍのＡＤＣ出力取
込”および” ＡＤＣの出力をＲＡＭｍへ格納”を行な
い、母線″ＢＵＳｍの使用権解除”を行なう。
使用権占有”を行ない、入出力回路” ｌ１０ｍのＡＤ
Ｃ起動“を行なってから、母線″’ ＢＵＳｍの使用権
解除”のうえ、ＡＤＣの変換所要時間と対応する”一定
時間待機”を行ない、再び母線“ＢＵＳｍの使用権占有
”を行なった後、入出力回路”ｌ１０ｍのＡＤＣ出力取
込”および” ＡＤＣの出力をＲＡＭｍへ格納”を行な
い、母線″ＢＵＳｍの使用権解除”を行なう。
なお、”アイドル？”がＮＯであれば、プロセッサＣＰ
Ｕｍが制御動作実行中のプロセッシング状態でアシ、プ
ロセッサＣＰＵ５は特に制御動作を実行しない。
Ｕｍが制御動作実行中のプロセッシング状態でアシ、プ
ロセッサＣＰＵ５は特に制御動作を実行しない。
また、プロセッサ” ＣＰＵｍ正常？”がＮＯであれば
、直ちに、入出力回路”ｒｌｏｍのＡＤＣ起動′°。
、直ちに、入出力回路”ｒｌｏｍのＡＤＣ起動′°。
゛−タ時間待期”、入出力回路” ｌ１０ｍのＡＤＣ取
込′°および’ ＡＤＣの出力をＲＡＭｍへ格納″を行
なう。
込′°および’ ＡＤＣの出力をＲＡＭｍへ格納″を行
なう。
第５図においては、操作センタＯ８からの６コマンド受
信”が１受信完了？”のＹＥＳとなれば、第２図と同様
に６リード？”を判断し、これがＹＥＳならば、プロセ
ッサ″ＣＰＵｍ正常？”を判断のうえ、これの結果がＹ
ＥＳのとき、母線″″ＢＵＳｍの使用権占有”を行ない
、可変メモリ″’ ＲＡＭｍからＡＩリードを行なった
うえ、母線”ＢＵＳｍの使用権解除”を行ない、操作セ
ンタＯＳに対しアナログ入力”ＡＩ送信”を行なう。
信”が１受信完了？”のＹＥＳとなれば、第２図と同様
に６リード？”を判断し、これがＹＥＳならば、プロセ
ッサ″ＣＰＵｍ正常？”を判断のうえ、これの結果がＹ
ＥＳのとき、母線″″ＢＵＳｍの使用権占有”を行ない
、可変メモリ″’ ＲＡＭｍからＡＩリードを行なった
うえ、母線”ＢＵＳｍの使用権解除”を行ない、操作セ
ンタＯＳに対しアナログ入力”ＡＩ送信”を行なう。
ただし、プロセッサ″ＣＰＵｍ正常？”がＮＯであれば
、直ちに可変メモリ” ＲＡＭｍからＡＩリードを行危
う。
、直ちに可変メモリ” ＲＡＭｍからＡＩリードを行危
う。
なお、”リード？”がＮｏの場合は、第２図と同様の処
理が行なわれる。
理が行なわれる。
第６図においては、プロセッサＣＰＵｍが可変メモリ”
ＲＡＭｍのスティタスフラグ・チェック”を行ない、′
プロセッシング？”がＹＥＳであれば、入出力回路”Ｉ
／を雇のＡＤＣを起動”し、６一定時間時期”および入
出力回路” ｌ１０ｍのＡＤＣ出力を取込”を行なった
うえ、’ ＡＤＣの出力をＲＡＦｉｌｈへ格納”する。
ＲＡＭｍのスティタスフラグ・チェック”を行ない、′
プロセッシング？”がＹＥＳであれば、入出力回路”Ｉ
／を雇のＡＤＣを起動”し、６一定時間時期”および入
出力回路” ｌ１０ｍのＡＤＣ出力を取込”を行なった
うえ、’ ＡＤＣの出力をＲＡＦｉｌｈへ格納”する。
したがって、アナログ入力ＡＩは、ＡＤＣによりディジ
タル信号へ変換されてから一旦可変メモリＲＡＭｍへ格
納され、この内容が必要に応じて読み出されたうえ、操
作センタＯ８へ送信されるため、操作センタＯ８におい
ては、アナログ入力ＡＩの監視も可能となる。
タル信号へ変換されてから一旦可変メモリＲＡＭｍへ格
納され、この内容が必要に応じて読み出されたうえ、操
作センタＯ８へ送信されるため、操作センタＯ８におい
ては、アナログ入力ＡＩの監視も可能となる。
ただし、第１図の構成は、状況に応じた選定が任意であ
ると共に、第２図乃至第６図においては、条件にしたが
って不要のステップを省略し、あるいは各ステップの順
序を入替えても同様であυ、本発明は種々の変形が自在
である。
ると共に、第２図乃至第６図においては、条件にしたが
って不要のステップを省略し、あるいは各ステップの順
序を入替えても同様であυ、本発明は種々の変形が自在
である。
以上の説明によシ明らかなとおり本発明によれば、制御
器のプロセッサに異常を生じた場合、操作センタから人
為的な操作が可能となるため、各種のプロセス制御用装
置において顕著な効果が得られる。
器のプロセッサに異常を生じた場合、操作センタから人
為的な操作が可能となるため、各種のプロセス制御用装
置において顕著な効果が得られる。
図は本発明の実施例を示し、第１図は構成を示すブロッ
ク図、第２図および第３図は第１発明と対応する制御状
況のフローチャート、第４図乃至第６図は第２発明と対
応する制御状況のフローチャートである。 ＣＴ −・・・制御器、Ｉ／１７１・・・・インターフ
ェイス、ＯＳ ＠ 舎・・操作センタ、ＣＰＵｍ、 Ｃ
ＰＵ５・・Φ・プロセッサ、ＲＡＩｖｉ ｒ ＲＡＭ５
ｅ−・・可変メモリ、ｌ１０ｍ 、 ｌ１０ｓ １〜
工１０Ｉ！Ｉ３ ・・・・入出力回路、ＢＵＳｍ ＊
ＢＵＳｓ ｅ ＊ ＊ ｍ母線、ＡＩ＠＠＊＠・・・
・アナログ入力、ＤＩ・・―・ディジタル入力、ＡＯ・
・・拳アナログ出力、ＤＯ−・・φディジタル出力、ｗ
ＤＴ・・拳−監視信号、ＲＥＱ・・ｅ・要求信号、ＡＣ
Ｋ・・・・応答信号。 特許出願人 山武ハネウェル株式会社代理人 山川政
樹（ほか１名） 第２図 第３図 第５図 第６図
ク図、第２図および第３図は第１発明と対応する制御状
況のフローチャート、第４図乃至第６図は第２発明と対
応する制御状況のフローチャートである。 ＣＴ −・・・制御器、Ｉ／１７１・・・・インターフ
ェイス、ＯＳ ＠ 舎・・操作センタ、ＣＰＵｍ、 Ｃ
ＰＵ５・・Φ・プロセッサ、ＲＡＩｖｉ ｒ ＲＡＭ５
ｅ−・・可変メモリ、ｌ１０ｍ 、 ｌ１０ｓ １〜
工１０Ｉ！Ｉ３ ・・・・入出力回路、ＢＵＳｍ ＊
ＢＵＳｓ ｅ ＊ ＊ ｍ母線、ＡＩ＠＠＊＠・・・
・アナログ入力、ＤＩ・・―・ディジタル入力、ＡＯ・
・・拳アナログ出力、ＤＯ−・・φディジタル出力、ｗ
ＤＴ・・拳−監視信号、ＲＥＱ・・ｅ・要求信号、ＡＣ
Ｋ・・・・応答信号。 特許出願人 山武ハネウェル株式会社代理人 山川政
樹（ほか１名） 第２図 第３図 第５図 第６図
Claims (2)
- （１）プロセッサおよびディジタル入力、アナログ出力
、ディジタル出力を扱う入出力回路を備え制御演算動作
を行なう制御器と、シロセッサを備え前記制御器と操作
センタとの間の中継を行なうインターフェイスとからな
る制御方式において、前記制御器のプロセッサが異常を
生じたとき該プロセッサの機能を前記インターフェイス
のプロセッサが代行し、前記操作センタからの前記各出
力と対応するデータを前記入出力回路へ与え、かつ、該
入出力回路からの前記入力を示すデータを前記操作セン
タへ与えることを特徴とする制御器のバックアップ方式
。 - （２）プロセッサ、メモリおよびアナログ入力、ディジ
タル入力、アナログ出力、ディジタル出力を扱う入出力
回路を備え制御演算動作を行なう制御器と、プロセッサ
を備え前記制御器と操作センタとの間の中継を行なうイ
ンターフェイスとからなる制御方式において、前記制御
器のプロセッサが異常を生じたとき該プロセッサの機能
を前記インターフェイスのプロセッサが代行し、前記操
作センタからの前記各出力と対応するデータを前記入出
力回路へ与え、かつ、該入出力回路からの前記ディジタ
ル入力を示すデータを前記操作センタへ与えると共に１
前記アナログ入方をディジタル信号へ変換したデータを
前記メモリへ格納し、該格納内容を゛前記操作センタへ
与えることを特徴とする制御器のバックアップ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10226582A JPS58221402A (ja) | 1982-06-16 | 1982-06-16 | 制御器のバツクアツプ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10226582A JPS58221402A (ja) | 1982-06-16 | 1982-06-16 | 制御器のバツクアツプ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58221402A true JPS58221402A (ja) | 1983-12-23 |
Family
ID=14322757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10226582A Pending JPS58221402A (ja) | 1982-06-16 | 1982-06-16 | 制御器のバツクアツプ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58221402A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6129901A (ja) * | 1984-07-20 | 1986-02-12 | Hitachi Ltd | 火力発電プラントの制御方法 |
-
1982
- 1982-06-16 JP JP10226582A patent/JPS58221402A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6129901A (ja) * | 1984-07-20 | 1986-02-12 | Hitachi Ltd | 火力発電プラントの制御方法 |
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