JPS5822807B2 - メモリ装置 - Google Patents

Description

【発明の詳細な説明】 本発明はデータの書き込み、読み出しをそれぞれ独立に
行うことのできるメモリ装置に関する。

データの書き込み、読み出しをそれぞれ独立に行うこと
のできるメモリ装置は、入力データの書き込みタイミン
グとは無関係にデータを読み出すことができるというこ
とから必然的にデータの時間軸変換機能を有している。

従って時間軸変換を必要とする種々の装置に広く用いら
れている。

例えば磁気記録再生装置におけるジッタ補正などはその
最も一般的な用途であるが、最近次のような用途として
更にその重要性が高まってきている。

すなわち最近、オーディオ信号をＰＣＭ信号に変換し、
これを既存のビデオテープレコーダ（ＶＴＲ）を用いて
録音再生する装置が開発されてきている。

この種の装置においては、ＶＴＲの電気回路を何ら変更
しないとすると、録音側においては２逆打号列に変換さ
れたオーディオ信号データを複合同期信号を備えた標準
テレビジョン信号に変換して録音し、再生においてはこ
の標準テレビジョン信号の形から再び元のオーディオ信
号データに戻すという変換が必要である。

それには上記のようなメモリ装置を用い、先ず録音側で
はこのメモリ装置にオーディオ信号データを一定周期で
書き込み、この書き込まれたデータを水平同期信号から
つくったタイミング信号により、各水平走査期間に数ワ
ードずつ読み出し、水平同期信号期間および垂直帰線期
間には読み出さないようにして録音すべきオーディオ信
号データを時間軸変換する。

そしてこの信号に複合同期信号を付加することによって
標準テレビジョン信号と等価な録音信号を得ることがで
きる。

一方再生側では同様に上記メモリ装置を用い、これに再
生された上記信号を書き込み、この書き込まれたデータ
を書き込み周期の平均値の一定周期で読み出して時間軸
変換する。

こうすれば元の連続したオーディオ信号データを得るこ
とができる。

このような用途におけるメモリ装置としてはファースト
イン、ファーストアウト（ＦＩＦｏ）メモリが通してい
る。

このＦＩＦＯメそりは第１図にその概念図を示すように
、多数のデータメモリセルＳ１．Ｓ２・・・・・・・・
・Ｓｎが直列につながっており、上からデータが書き込
まれると、直ちにデータは各メモリセルを通過して一番
下のメモリセルＳｎに蓄積され、次のデータはその上の
メモリセル５ｎ−１に蓄積されていく。

また一番下のメモリセルＳｎのデータが読み出されると
各メモリセルの内容はそのたびに一段ずつ下がったメモ
リセルに蓄積されていく。

すなわちこのような構成であれば、書き込みと読み出し
の速度が変わっても、Ｆ工Ｆｏメモリが空になるか、あ
ふれるかしない限り、データは書き込まれたと同じ順番
で読み出される。

ところがこのＦＩＦＱメモリをＶＴＲを用いたＰＣＭ録
音再生装置に使用する場合、はう太なメモリ容量が必要
となる。

すなわち前述のようにかかるメモリ装置は垂直帰線期間
ではデータを読み出さないで蓄えておかなければならな
いので、例えば１水平走査信号として６ワ一ド分を考え
ると垂直帰線期間が約１８Ｈ（Ｈ：水平走査期間）であ
るので、メモリの容量は１０８ビツト×１ワード構成ビ
ツト数必要となる。

このような大容量のＦＩＦｏメモリは言うまでもなく価
格が非常に高く実用に供さない。

一方Ｆ工Ｆｏメモリに比べて比較的安価なランダムアク
セスメモリ（ＲＡＭ）を用いてＦＩＦｏメモリと同じ機
能をもたすように構成することも可能であるがこの場合
面倒な制御が必要であり、従って回路も複雑、高価にな
る。

本発明はこのような事情に鑑みてなされたもので、小容
量のＦＩＦＱメモリと、比較的安価な大容量のＲＡＭを
用いて、大容量のメモリ容量をもちしかも複雑な制御が
不要で回路も簡単かつ安価な書き込み、読み出しが独立
に行えるメモリ装置を提供することを目的とするもので
ある。

以下本発明を図面を参照して詳細に説明する。

第２図は本発明のメモリ装置の基本構成を示すブロック
図である。

本発明のメモリ装置は第１のアドレスカウンタ２１およ
び第２のアドレスカウンタ２２を備えた大容量のＲＡＭ
２３と、小容量のＦＩＦｏメモリ２４を主構成とし、両
メモリ２３゜２４は互いにデータのシフトができるよう
にスイッチ２５により接続可能とされている。

ＦＩＦｏメモリ２４に接続された端子２６、および前記
スイッチ２５によりＲＡＭ２３と接続可能な端子２７は
このメモリ装置の信号の入出力端子であり、いずれが入
力端子又は出力端子であってもかまわない。

□また上記ＲＡＭ２３およびＦＩＦｏ２４はそれぞれ書
き込み制御パルス又は読み出し制御パルスＷ。

Ｒによって制御される。

例えば前記端子２７を入力端子、端子２６を出力端子と
すればＲＡＭ２３に書き込み制御パルスＷが、またＦＩ
Ｆｏメモリ２４に読み出し制御パルスＲが供給され、反
対に端子２６を入力端子、端子２７を出力端子とすれば
、ＦＩＦｏメモリ２４に書き込み制御パルス、ＲＡＭ２
３に読み出し制御パルスが供給されることになる。

今、端子２６を出力端子、端子２７を入力端子として以
下このメモリ装置の動作を説明する。

書き込み制御パルスＷＩＪ″−ＲＡＭ２３に供給される
と、ＲＡＭ２３が書き込み可能状態におかれる。

同時に書き込み制御パルスＷはスイッチ２５およびアド
レスカウンタを選択するスイッチ２８に供給され、この
書き込み制御パルス期間これらスイッチ２５および２８
はそれぞれ入力端子２７側ａおよび第１のアドレスカウ
ンタ２１側ａ切り換えられる。

これによりＲＡＭ２３には第１のアドレスカウンタ２１
が指定するアドレスに入力信号が書き込まれる。

書き込み制御パルスの供給が終了すると、スイッチ２５
および２８がそれぞれＦＩＦｏメモリ２４側すおよび第
２のアドレスカウンタ２２側すに切り換えられる。

同時に制御パルス発生回路ＣＰＧ２９が作動し、制御パ
ルスが発生されてＲＡＭ２３およびＦＩＦｏメモリ２４
に供給される。

尚第１のアドレスカウンタ２１にはパルス１個が加えら
れ、次の書き込みアドレスが指定される。

上記制御パルスが供給されるとＲＡＭ２３は読み出し状
態におかれ、第２のアドレスカウンタ２２の指定するア
ドレスの記憶データを読み出す。

この読み出されたデータはスイッチ２５を介してＦＩＦ
ｏメモリ２４にシフトされる。

このシフトはＦＩＦｏメモリ２４に供給される制御パル
ス（以下このパルスを特にシフトインパルスＳＩＰとい
う）によって行われる。

データのシフトが終了すると制御パルスの発生は一時停
止され、第２のアドレスカウンタ２２にパルス１個が供
給されて次の読み出しアドレスが指定される。

そしてこの状態においてＦＩＦｏメモリ２４が更に書き
込み可能であると、ＦＩＦｏメモリ２４から書き込み可
能表示パルスＩＰＲ（以下インプットレディパルスとい
５〕が制御パルス発生回路２９に供給される。

これによって制御パルス発生回路２９は再び制御パルス
を発生する。

従って上記と同様の動作によりＲＡＭ２３の記憶データ
がＦ■・Ｆｏメモリ２４にシフトされる。

このようにして以下同様にＦＩＦ。２４のメモリ内容が
一杯になるまで続けられる。

但し、この読み出し動作中に書き込み制御パルスＷＩＪ
″−ＲＡＭ２３に供給されると、ＲＡＭ２３からＦ工Ｆ
ｏメモリ２４へのデータのシフトは停止されてＲＡＭ２
３に新たにデータが書き込まれる。

またＦ工Ｆｏメモリ２４に読み出し制御パルスＲが供給
されると、ＦＩＦｏ２４の記憶データは読み出される。

以上の動作から明らかのように、本発明の構成によると
、入力データが一旦ＲＡＭ２３に順番に書き込まれ、Ｆ
ＩＦｏメモリ２４に記憶余地ができるごとに、このデー
タが順番に読み出されてＦＩＦｏメモリ２４に自動的に
シフトされるため、従来のように大容量のＦＩＦｏメモ
リを用いなくてもそれと等価の動作を行わせることがで
きる。

第３図は上記本発明のメモリ装置の基本構成をより具体
化した一実施例を示すものである。

簡単のため、この装置をＲＡＭに一定周期でデータを書
き込み、ＦＩＦｏメモリから任意の速度でデータを読み
出すものとし、第２図と対応する部分に同一番号を付し
て説明する。

またデータは１ワ一ド分をひとつの信号と考えるものと
する。

書き込み制御パルスＷはセットリセット形フリップフロ
ップＦＦ１３１に供給され、これをセラ、ト状態にする
。

ＦＦ□３１のＱ出力は遅延回路３２により遅延されたの
ちフリップフロップＦＦ２３３に印加され、これをセッ
ト状態にする。

ＦＦ２３３の出力はスイッチ２５および２８に供給され
、これらスイッチをそれぞれａ側に切り換える。

ＦＦ２３３の出力はまたモノマルチバイブレータＭＭ、
３４をトリガし、ＲＡＭ２３０メモリ内容を読み出すに
必要な幅のパルスを得る。

このパルスは読み出し、書き込み切換パルス（Ｒ／Ｗパ
ルス）およびアクセスパルス（ＣＥパルス）としてＲＡ
Ｍ２３に供給される。

ＲＡＭ２３はこれらパルスの供給により第１のアドレス
カウンタ２１の指定するアドレスに入力データを書き込
む。

一方ＭＭ□３４の出力は遅延回路３５に供給されて上記
のデータ書き込み動作が完全に終了するに用する時間だ
け遅延されたのち、モノマルチバイブレータＭＭ２３６
に印加され、これをトリガする。

ＭＭ２３６の出力はＦＦ１３１ 、ＦＦ２３３のリセッ
ト端子Ｒに印加されこれをリセットする。

これによりスイッチ２５．２８はｂ側に切り換えられる
。

またＭＭ２３６の出力は第１のアドレスカウンタ２１に
供給される。

これにより第１のアドレスカウンタ２１は次に書き込む
べきデータのアドレスを示すカウント値をとなる。

ＦＦ１３１がリセットされるとそのり出力はＦｌＦ。

メモリ２４からのインプットレディパルスとともにゲー
トＧ３７に供給される。

インプットレディパルスはＦＩＦｏメモリ２４にデータ
の書き込みが可能のとき”１″、不可能のとき”０″を
示す。

今このインプットレディパルスがＩＩ １ ｊｌである
とするとＦＦ１３１のり出力はゲート３７を通過しＦＦ
３３８に印加され、そのパルスの前縁でこれをトリガす
る。

ＦＦ３３８のＱ出力はＲＡＭ２３の読み出し信号として
ＣＥ端子に印加される。

これにより一定のアクセス時間の後ＲＡＭ２３は第２の
アドレスカウンタ２２の指定するアドレスのテ゛−夕を
読み出し、スイッチ２５を通してＦ工Ｆｏメモリ２４に
印加する。

ＦＦ３３８のＱ出力はこのアクセス時間を考慮して遅延
回路３９により一定の遅延がなされたのち、マルチバイ
ブレータＭＭ３４０に印加される。

ＭＭ３４０の出力パルスはシフトインパルスＳＩＰとし
てＦＩＦＯメモリ２４に印加される。

そしてこのシフトインパルスによりＲＡＭ２３から読み
出されたデータはＦ工Ｆｏメモリ２４に書き込まれる。

シフトインパルスはこのデータの書き込み時間を考慮し
て遅延回路４１により一定時間遅延されたのちマルチバ
イブレータＭＭ、４２に印加される。

ＭＭ、４２の出力はＦＦ３３８のリセット端子に印加さ
れＦＦ３３８をリセットする。

従ってこれによりＲＡＭ２３の読み出し動作は終了する
。

ＭＭ４４２の出力は遅延回路４３により一定時間遅延さ
れたのち、第２のアドレスカウンタ２２に供給される。

第２のアドレスカウンタ２２はこの供給された１個のパ
ルスをカウントして次の読み出しアドレスを示すカウン
ト値となる。

またインプットレディ信号はシフトインパルスが印加さ
れるとＯ”′どなるが、所定の期間繰返後、再び書き込
み可能になると′１″となる。

従ってＦＦ１３１のＱ出力がｔｌ 、 ｌ＋であれば再
びＦ’Ｆ３３Ｂがトリガされ同様な動作カー繰り返され
る。

このようにしてＦＩＦｏメモリ２４が一杯になるまでこ
の動作が続けられる。

ＦＩＦｏメモリ２４が一杯になるとインダン）Ｌ／テイ
パノｙスハ” Ｏ”になるのでＲＡＭ２３からＦＩＦｏ
メモリ２４へのデータの読み出し動作は行われない。

またインプットレディパルスが１１″であってもＦＦ１
３１のり出力が”０″になると（書き込み制御パルス印
加時）同様にデータの読み出し動作は停止されＲＡＭ２
３への入力データの書き込みが終了した次のサイクルで
同様の動作が行われる。

またＦＩＦｏメモリ２４は読み出し制御パルスによって
適宜データが読み出されているのでメモリがあき次第、
上記動作によりＲＡＭよりＦＩＦｏメモリへのデータの
転送が行われる。

次に書き込みと読み出しのアドレスの相対位置について
述べる。

第４図はＲＡＭ２３内のメモリセルのアドレスをわかり
やすくするために円形に並べたものである。

前述のように書き込みあるいは読み出しのアドレスカウ
ンタは外部からのパルスにより、順次その値が大きくな
り、一巡してまたもとの値にもどる。

従っである時点における書き込みのメモリセルのアドレ
ス販、読み出しのメモリセルのアドレスＲｋは書き込み
読み出し動作の進行とともに順次反時計方向に回転する
ことになる。

この場合Ｗｋ、Ｒｋの回転速度は、メモリの書き込み動
作と読み出し動さが互いに独立であることから当然具な
っている。

従ってＷｋがＲｋを追い越したりしないように第１およ
び第２のアドレスカウンタの初期値を設定しておくこと
が必要である（第３図ＩＰは初期値設定パルスを示す。

）。なぜならこのような追い越しがあると順番の誤った
データとなるからである。

このような問題はＲＡＭへの書き込みとＦＩＦｏメモリ
からの読み出しの相対速度を考慮し、全システムの動作
開始に先立ち各アドレスカウンタを適当位置に設定する
ことによって避けることができる。

すなわちＲＡＭへの書き込み速度が一定すると、ＦＩＦ
ｏメモリの読み出し速度は概してＦＩＦｏメモリへの書
き込み速度と一致するからＲＡＭの読み出しアドレスＲ
ｋに書き込みアドレスＷｋが接近するのは、ＦＩＦｏメ
モリからの読み出しが行われないときであり、この時間
の書き込み数だけ初期状態においてＲＡＭの書き込みの
アドレスを読み出しのアドレスより遅らせておけばよい
。

またジッタ等のため書き込み、読み出しの相対速度が不
規則になるときは初期状態で第４図のように書き込み開
始位置Ｗｏと読み出し開始位置Ｒｏとを一番遠くなるよ
うにすればよい。

尚以上の説明では、書き込みの速度は一定としたが不規
則であってもよいことはもちろんである。

また入力データはＦ工Ｆｏメモリより印加し、ＲＡＭよ
り読み出すようにしてもよい。

このためには、第３図でシフトインパルスをシフトアウ
トパルスとし、インプットレディパルスのかわりにアウ
トプットレディパルスを用いればよく、Ｆ工Ｆｏメモリ
への書き込みは外部システムによって決まるシフトイン
パルスとインプットレディパルスによって制御され、Ｒ
ＡＭからの読み出しも同様にして外部システムによって
決まる。

ＲＡＭ、ＰＩＦｏメモリの動作は書き込みと読み出しが
逆になった以外は全く同じである。

第５図は本発明の他の実施例を示すものである。

この実施例は入力データを第１のＦＩＦｏメモリ５１を
介してＲＡＭ２３に書き込み、第２のＦＩＦｏメモリ５
２を介して読み出すようにしたものである。

この制御には３つのクロックパルスＰ１．Ｐ２．Ｐ３が
用いられる。

Ｐｌは第１のＦＩＦｏメモリ５１へのシフトアウトパル
スおよびＲＡＭ２３への書き込み命令パルスとして用い
られ、Ｐ２は第２のＦＩＦｏメモリ５２へのシフトイン
パルスおよびＲＡＭ２３への読み出し命令パルスとして
用いられる。

またＰ３はゲー）Ｇ１５３、ゲートＧ３５４によってパ
ルスＰ１．Ｐ２を交互に切断し、またスイッチ２５．２
Ｂを交互に切り換え、書き込みと読み出しの動作が重な
らないようにするためのものである。

入力データは書き込みパルスによってＦＩＦｏメモリ５
１に書き込まれる。

書き込まれたデータは前述のクロックパルスＰ１．Ｐ３
の制御のもとにＲＡＭ２３に転送される。

すなわちクロックパルスＰ３によってスイッチ２５，２
８がａ側に切り換えられる。

また第１のＦ工Ｆｏメモリ５１にデータが書き込まれた
状態でこのＦＩＦｏメモリ５１からアウトプットレディ
パルスＯＰＲがゲートＧ２５５に出力されるため、クロ
ックパルスＰ１がゲートＧ１５３および５５を通してＲ
ＡＭ２３に書き込み命令パルスとして印加される。

これによりＦＩＦｏメモリ５１のデータがＲＡＭ２３に
転送される。

データの転送はＦ工Ｆｏメモリ５１のメモリが空になる
まで繰り返えされる。

一方ＲＡＭ２３に書き込まれたデータはクロックパルス
Ｐ２．Ｐ３の制御のもとに第２のＦＩＦｏメモリ５２に
転送される。

すなわちクロックパルスＰ３によってスイッチ２５，２
８がｂ側に切り換えられる。

ＦＩＦ。メモリ５２からはデータの書き込みが可能なと
きシフトインパルスがゲー）Ｇ４，５６に出力されてい
るため、クロックパルスＰ２がゲートＧ３５４およびゲ
ートＧ４５６を通してＲＡＭに読み出し命令パルスとし
て印加される。

これによりＲＡＭ２３のデータが第２のＦ工Ｆｏメモリ
５２に転送される。

クロックパルスＰ１．Ｐ２．Ｐ３の関係ニラいては、要
は平均的にみてＲＡＭへの書き込み数と読み出し数が一
致するように決めればよい。

一例としてＰｌ、Ｐ２を同一周期のクロックとし、Ｐ３
を１：１のデユーティパルスによりＲＡＭへの書き込み
読み出し期間を同一とすればよい。

ＦＩＦｏメモリは比較的高速であるので、このような構
成にすれば高速データ信号の書き込み、読み出しを低速
の安価なＲＡＭを用いて構成することができる。

以上説明したように本発明は小容量のＦＩＦｏメモリと
安価な大容量のＲＡＭを用いることにより書き込み、読
み出しをそれぞれ独立に行うことのできる大容量のメモ
リ装置を簡単な構成で安価に提供することができるもの
である。

またこの発明のメモリ装置によると制御パルス間の関係
が簡単であるので外部システムとの接続を比較的自由に
かつ簡便に行うことができる。

【図面の簡単な説明】

第１図は従来のファーストインファーストアウトメモリ
を説明するための概念図、第２図は本発明のメモリ装置
の基本構成を示すブロック図、第３図は本発明の一実施
例を示すブロック図、第４図はアドレスカウンタの初期
値設定概念を説明するための図、第５図は本発明の他の
実施例を示すブロック図である。 ２１・・・・・・第１のアドレスカウンタ、２２・・・
・・・第２のアドレスカウンタ、２３・・・・・・ラン
ダムアクセスメモリ、２４・・−・・・ファーストイン
ファーストアウトメモリ、２５，２８・・・・・・スイ
ッチ、２９・−・・・制御パルス発生回路。

Claims (1)

【特許請求の範囲】
1. １ 外部クロックパルスによりデータを所定のアドレス
   に書き込みおよび読み出しすることができるランダムア
   クセスメモリと、このう、ダニアクセスメモリのデータ
   書き込みおよび読み出しが一定順序で行われるようアド
   レス指定するアドレス回路と、外部印加パルスによりデ
   ータを記録しこの記録データを他の外部印加パルスによ
   り記録した順に記録動作とは無関係に独立して読み出す
   ことのできるファーストイン・ファーストアウトメモリ
   と、このファーストイン・ファーストアウトメモリおよ
   び前記ランダムアクセスメモリ間でデータの授受を行う
   手段と、前記ファーストイン・ファーストアウトメモリ
   内のデータ量に応じて前記ファーストイン・ファースト
   アウトメモリおよびランダムアクセスメモリ間のデータ
   の授受を制限する手段とを備えることを特徴とするメモ
   リ装置。