JPS5822838B2 - 不揮発生記憶作用を有する順序回路 - Google Patents

Description

【発明の詳細な説明】 本発明は各種カウンタ、シフトレジスタ等の順序回路に
係り、特に不揮発性記憶作用を有する順序回路に関する
。

本発明の対象とする分野においては、本発明者らによっ
て発表せられた「不揮発性１０進４桁ＭＮＯＳカウンタ
」（昭和５０年度電子通信学会全国大会、Ａ ４ ］、
８ ）がある。

このカウンタの一ビットの構成を第１図に示す。

同図において、ＭＴ、。ＭＴ２はＰチャネルＭＮＯＳメ
モリトランジスタであって、基板に対してそのゲートに
（＋２５Ｖ、 １ｍ５ｅｃ）の正の消去電圧パルスを
加えるとＭＮＯＳメモリトランジスタの閾値が正方向に
移動して高レベル閾値状態（＋２Ｖ）となる。

逆にソース電位に対してＭＮＯＳメモリトランジスタの
ゲートに（−２５Ｖ、１ ｍ５ｅｃ）の負の書込電圧パ
ルスを加えるとその閾値が負方向に移動して低レベル閾
値状態（−６Ｖ）となる。

第１図において、ＴＲＩ乃至ＴＩ２はエンハンスメント
型ＰチャンネルＭＯ８）ランジスタ、Ｔ、３゜ＴＩ４は
負荷としてのディプレジョン型ＰチャネルＭＯＳトラン
ジスタである。

電源ＶＤＤがＯＮ状態の場合、信号ＭＧによってＭＯＳ
トランジスタＴ１．。

Ｔ１□は導通状態となり、第１図の回路は通常のＭＯ８
形カウンタ動作をする。

電源通電中は適当な時刻にＭＮＯＳメモリトランジスタ
のゲートに消去電圧パルスを加え、消去状態に設定して
おく。

そして電源の遮断を検出したとき、ゲート線ＭＧに書込
電圧パルスを加えると、ＭＮＯＳメモリトランジスタＭ
Ｔ１２ＭＴ２のうちソース電位が高レベルの側のものに
書込みが起り、他方のメモリトランジスタはソース電位
が低レベル（例えばＶＤＤ−−２０Ｖ）となっているの
でゲート・チャネル間には約−５ｖしかかからないため
書込みが禁止される。

これによって、このビットが有していた情報はＭＮＯＳ
メモリトランジスタ中に電源がＯＦＦの状態でも不揮発
的に貯えられる。

再び電源がＯＮ状態に回復する過渡時に、電源ＶＤＤ
と同一電位の傾斜電位をゲート線ＭＧに加えることに
よってＭＮＯＳメモリトランジスタの情報の読み出しが
行なわれる。

ＭＮＯＳメモリトランジスタＭＴ、。ＭＴ２のソース電
位すなわちＱｉ、Ｑｉのノード電位はゲートに加わる電
位からそれぞれのＭＮＯＳメモリトランジスタの閾値電
圧を差し引いた電圧となり、このうち、より負の値とな
っているものがこれらに接続されたクロス結合のＭＯＳ
）ランジスタＴ、、Ｔ２のうちのいずれかを先に導
通させる。

そしてＭＯＳ ）ランジスタＴ１１．Ｔ］２を導通状
態にすれば、Ｑｉ、Ｑｉの電位はＭＮＯＳメモリトラン
ジスタＭＴ、、ＭＴ２が有していた情報に対応してセッ
トされる。

第１図において、ＭＯＳトランジスタＴ３乃至ＴＩＯの
構成する回路はカウント動作を行わせるための補助回路
であり、またＴＩ５はリセット用トランジスタである。

いまＱｌ−１が低レベルである場合、静電容量Ｃ１，Ｃ
２は導通状態のＭＯＳ ）ランジスタＴ７．Ｔ８を介
してそれぞれＱｉ、Ｑｉのノード電位まで充電されてい
る。

このときＱ １− ］は高レしルであるから、ＭＯＳ
）ランジスタＴ５．Ｔ６は非導通状態となっている。

その後、Ｑ ’１−１が高レベルとなり、同時に瞥−１
が低レベルとなると、ＭＯＳ ）ランジスタＴ７．Ｔ
８が非導通状態となって静電容量Ｃ１，Ｃ２はノードＱ
ｉ、Ｑｉから切り離されるが既に充電された状態で同一
電位を保つ。

他方ＭＯ８トランジスタＴ５．Ｔ６が導通状態となるの
で、ＭＯＳ）ランジスタＴ３．Ｔ５又はＭＯＳトランジ
スタＴ４．Ｔ６のいずれか一方の直流電流路が形成され
、このバイナリカウンタのビットは以前の状態と反転し
た状態となる。

このように第１図に示す回路では不揮発性情報をやりと
りするフリップフロップ回路と、カウント機能を有する
回路とが完全に組み合わせれて、電源遮断時においてそ
のカウント値を不揮発的に保持することのできるカウン
タ回路を構成している。

第１図に示す回路を縦続（カスケード）接続することに
よって、ｎ進（ｒｉ＞１）アップカウンタを構成するこ
とができる。

しかしながら、第１図のような回路を論理回路と組み合
せて例えばダウンカウント機能、アップ・ダウンカウン
ト機能を有するカウンタ等（一般に順序回路）を構成す
ることは極めて困難である。

これは不揮発性情報の復帰時に生じるビット間の干渉効
果が原因である。

順序回路として用いるために、第１図の回路を論理回路
と組み合わせると、ＭＮＯＳメモリトランジスタの情報
を復帰させるとき、ＭＮＯＳメモリトランジスタの情報
は徐々に読み出されるが、これに接続された論理回路は
入出力特性がある定まった閾値を有するために信号が非
単調に急変し、この論理回路出力（非単調に急変する）
が他のビットの入力信号として加わり、そのビットへの
カウント入力として作用してしまう。

よって一般に不揮発性順序回路を構成するためには、こ
のようなビット間の干渉効果のない新規な技術が望まれ
ている。

ここで付言すれば、第１図の回路を縦続接続して構成さ
れたｎ進アップカウンタでは、ＭＮＯＳメモリトランジ
スタの情報をノードＱｉ、Ｑｉに読み出す場合、入力と
しての情報Ｑｉ−ｔ ｔＱｉ−＋も前段の同様なＭＮＯ
Ｓメモリトランジスタの情報の読み出しによって変化し
、入力としての情報Ｑｉ−１゜Ｑ ’１−１が必らず接
地電位（Ｖｓｓ）レベルから単調に変化する傾斜信号と
なっているため、ビット間の干渉効果が生じない。

しかしながら一般の順序回路ではこの条件が満足され得
ない。

本発明はビット間の干渉効果のない不揮発性記憶作用を
有する順序回路を提供することを目的とする。

本発明は、不揮発性記憶作用を有する順序回路において
、順序回路とこの順序回路の各ビット対応して、多重記
憶セルを順序回路中に混在させることなく独立に設け、
対応し合う順序回路の各ビットと多重記憶セルとの間で
、双方向性の情報転送を互いに独立に行うことを特徴と
する。

この発明は、順序回路の各ビットと多重記憶セルとを独
立に設け、かつ順序回路の各ビットと多重記憶セルとの
間の双方向性の情報転送を独立に行うので、ビット間の
干渉効果が生じない。

又、この発明での多重記憶セルは、少なくとも２種類の
情報を保持できるものである。

本発明でいう順序回路はパラレルセット可能な順序回路
を意味し、例えばアップカウンタ、ダウンカウンタ、ア
ップダウンカウンタ、シフトレジスタ、リングカウンタ
、分周回路によって代表され、かつまたその他各種の演
算機能を有する順序回路をも含むものである。

まず本発明の一実施例について、第２図を参照して説明
する。

同図において順序回路１００はビットＢ１．Ｂ２．−Ｂ
ｍからなるｍ段（ｍ≧１）で構成される。

各ピッ１−Ｂｌ乃至Ｂｍは夫々プリセット可能なフリッ
プ・フロップからなる。

フリップ・フロップＢ１乃至Ｂｍには夫々対応する多重
記憶セルＳ１乃至Ｓｍを有する。

各多重記憶セルは１対（ｌ≧１）の不揮発性記憶素子が
組み込まれた双安定回路からなり、双安定回路の双安定
ノード電位により１ビツトの回路的（揮発性）情報と、
１ビツトの不揮発性記憶素子の物性的情報よりなる多重
（１＋１ビツト）の二進情報を記憶することができ、ま
た回路的情報を不揮発性記憶素子に対して物性的情報と
して書込む手段及び物性的情報を回路的情報として双安
定回路に読み出す手段とを有する。

更に順序回路１００を構成するビットＢ１乃至Ｂｍとそ
の夫々に対応する多重記憶セルＳ１乃至Ｓｍとは互いに
独立な情報転送手段、すなわちＢｉ→５ｉ（ｉ＝１、・
・・、ｍ）なる情報転送のためのパラレルセット手段及
びＳｉ−＋Ｂｉ（ｉ＝１、・・・、ｍ）なる情報転送の
ためのパラレルセット手段を有する。

上記回路構成によって、不揮発性情報を順序回路に復帰
させる過渡時のビット間の干渉効果を完全になくすこと
ができた。

すなわち、第２図において各多重記憶セルはその不揮発
性情報を多重記憶セル内の回路情報として復帰するとき
、順序回路及び他の多重記憶セルとは完全に独立状態に
保たれる。

このようにして復帰された情報は、更に順序回路へパラ
レルセットできるので、ビット間の干渉効果は完全にな
くすことができる。

本実施例によれば順序回路自身はパラレルセット入力を
もつだけでよく、従来の（揮発性）順序回路の構成をそ
のまま用いることができる。

また多重記憶セルに復帰された不揮発性情報の順序回路
へのパラレルセットは任意の時刻において可能であり、
しかもまったく回路的に短時間で行なうことができるの
で順序回路の動作を損なうことがない。

第３図は第２図に示した実施例の一回路構成図である。

順序回路１００の第１番目の構成要素であるフリップフ
ロップＢｉ及びこれと対応して設けられた多重記憶セル
Ｓｉとからなる。

同図において、１乃至４及び７乃至１２はＰチャネルエ
ンハンスメント形ＭＯ８トランジスタであり、その閾値
を−１，５ｖとする。

５，６はＰチャネルディブレジョン形負荷用ＭＯ８トラ
ンジスタであり、その閾値を＋５■とする。

Ｍｌｌ乃至Ｍｌ、及びＭｌ２乃至Ｍｌ２（ｌ≧１）は１
対のＭＮＯＳメモリトランジスタである。

３，４はスイッチングトランジスタであり、これらを導
通させたとき、１，２をクロス結合のドライバトランジ
スタ、５，６を負荷トランジスタとする双安定回路が構
成される。

この双安定回路の出力点Ｑｉ、Ｑｉは順序回路１００の
構成要素であるフリップフロップＢｉのプリセット入力
端子■ｉ、Ｔｉにそれぞれ接続される。

トランジスタ９，１００ゲートはパラレルセット用入力
信号線Ｐｓに共通接続し、一方トランジスタフ及び８の
ゲートはそれぞれフリップ・フロップＢｉの出力端子Ｑ
ｉ、Ｑｉに接続している。

更にトランジスタ１１，１２０ゲートは共に信号線■に
接続している。

信号線ｐｂは多重記載セルＳｉの出力点Ｑｉ 、Ｑｉの
情報を順序回路へパラレルセットするものであり信号線
Ｐｓと逆の役割をはだすものである。

次に記憶セルＳｉ内部の接続状態について説明する。

トランジスタ１のゲートはトランジスタ２のドレインに
接続し、一方トランジスタ２のゲートはトランジスタ１
のドレインに接続する。

トランジスタ１，２のソースは共に接地電位Ｖｓｓに接
続する。

トランジスタ１，２のドレインはそれぞれ出力点Ｑｉ、
Ｑｉに接続する。

またトランジスタ５．６のゲート及びソースはそれぞれ
共通接続してトランジスタ３，４のドレインに接続する
。

トランジスタ３，４のソースは出力点Ｑｉ 、Ｑｉに接
続し、それぞれのゲートは共に信号線Ｋに接続する。

ＭＮＯＳ）ランジスタＭＨ乃至Ｍ１１はトランジスタ３
に並列接続し、同様にＭＮＯＳトランジスタＭ１２乃至
Ｍ１□はトランジスタ４に並列接続する。

ＭＮＯＳ）ランジスタＭ・及びＭｊ２（ｊ−１、・・・
、１ ■）のゲートは信号線ＭＧｊ に共通接続する。

トランジスタ９，７は出力点Ｑｉ と接地電位間に直列
接続し、トランジスタ１０，８は出力点Ｑｉと接地電位
間に直列接続する。

トランジスタ１１゜１２のドレインはそれぞれトランジ
スタ１のゲート、トランジスタ２のゲートに接続し、ト
ランジスタ１１．１２０ソースを接地電位Ｖｓｓに接続
してなる。

上記第３図の回路動作について説明すると、多重記憶セ
ル内の動作は信号Ｐｓによってトランジスタ９，１０を
非導通状態としたときに行なわれる。

このときの動作は第１図において説明したものと同様で
ある。

まず電源ＶＤＤ−−２０Ｖ、Ｖｓｓ＝ＯＶとする。

またＭＮＯ８）ランジスタのヒステリシス特性のモデル
を第４図に示す。

すなわち、ＭＮＯＳトランジスタは、基板に対してその
ゲートに＋２５Ｖ、１ｍ ｓｅｃのパルスを加えたとき
、閾値が正方向に移動して一２ｖとなる。

逆に、ソース電位に対してゲートに一２３Ｖ、１ ｍ
ｓｅｃのパルスを加えたとき、閾値は負方向に移動して
一６Ｖとなる。

実効的ゲート印加電圧ＶＧすなわちゲートに加えられる
上記の電圧パルスの絶対値が１５Ｖ以下の場合はヒステ
リシス特性の肩の範囲内にあり、閾値の変化が生じない
。

第５図は第３図の回路を動作させる信号群の一例のタイ
ミングチャートである。

同図においてＨは高レベル（例えばＯＶ）、Ｌは低レベ
ル（例えば−５ｖ）を表わしている。

第３図に示す回路の動作は大きく２つのモードに分けら
れる。

その１つはフリップフロップＢｉが従来の順序回路にお
けるのと全く同様である順序回路動作であり、他は多重
記憶セル動作である。

多重記憶セル動作は本発明の要部を為すものであり、多
重記憶セルＳｉの記憶する物性的情報を、この多重記憶
セルＳｉ中のフリツプフロツプヘセットする動作及びフ
リップフロップＢｉの有する回路的情報を多重記憶セル
Ｓｉヘセットする動作を有する。

第３図は順序回路の１ビツトの構成を示すものであるが
、以下に説明する動作は第２図に示す順序回路を構成す
るすべてのビットが同様に並列動作する。

時刻ｔ。

において、信号線ＮＲがＨレベルからＬレベルに変化す
ると、多重記憶セルＳｉ内のトランジスタ１１，１２が
導通し、Ｑｉ 、Ｑｉの出力点電位をＶｓｓレベル（Ｏ
Ｖ）に設定する。

このとき信号線にはＬレベルからＨレベルに変化し、信
号線ＰｓはＨレベルに保たれているので、トランジスタ
３，４，９，１０は非導通状態となっている。

次に時刻ｔ１ において、信号線ＮＲをＨレベルとし、
信号線ＭＧ、乃至ＭＧｌのうちの１つＭＧｊに読出し信
号５０を供給する。

読出し信号５０は第５図に示すように−１，ＯＶの傾斜
信号あるいは一６Ｖの定電圧パルスを用いることができ
る。

読出し信号５０によって、第１図と同様に、ＭＮＯＳト
ランジスタ対Ｍｊ、、Ｍｊ２の物性的情報が出力点Ｑｉ
、Ｑｉに読出される。

すなわち、ＭＮＯ８）ランジスタＭ・ ２Ｍ・の閾値ｖ
Ｍｊ１．ＶＭｊ２ニ関し、Ｊｌ ｊ２ （ＶＭｊ＋５ＶＭｊ２） −（ＶＭＨ＋ ＶＭＬ ）
（ＶＭＨ；高レベル例えば−２Ｖ、ＶＭＬ；低レベル例
えば−６Ｖ）ならばトランジスタ２が先に導通して（Ｑ
ｉ。

Ｑｉ）−（Ｌ 、Ｈ） となる。

逆Ｋ （ＶＭ ｊＩ ７ ｖＭ ｊ２ ）−（ｖＭＬ、
ＶＭＨ）ならば、（Ｑｉ、Ｑｉ）−（Ｈ。

Ｌ）となる。

このように、読出し信号５０によってＭＮＯ８）ランジ
スタ対のうち任意のものに書込まれた情報が多重記憶セ
ル内の双安定回路に復帰される。

時刻ｔ２において、読出し信号５０の終了と共に信号線
ＫをＬレベルとすることによって、トランジスタ３，４
が導通し、多重記憶セル内の双安定回路が、出力点Ｑｉ
、Ｑｉに復帰された情報を保持する。

その後時刻ｔ３〜ｔ４において信号線ｐｂをＬレベルに
設定することによって、出力点Ｑｉ、Ｑｉの情報はプリ
セット入力端子Ｉｉ、Ｉｉを介して順序回路のフリップ
フロップＢｉにセットされる。

順序回路の他のフリップフロップも同様にパラレルセッ
トされる。

順序回路はこのようにしてパラレルセットされたデータ
情報を初期値として、時刻ｔ５以降通常の揮発性順序回
路として動作する。

任意の時刻ｔ６において順序回路動作を停止させ、再び
多重記憶セル動作を行なうことによってそのときの順序
回路の収容するデータ情報を不揮発的に記憶させること
ができる。

まず時刻ｔ７〜ｔ８間信号線ＰｓをＬレベルに設定する
とトランジスタ９，１０が導通状態となる。

したがってフリップフロップＢｉの出力端子Ｑｉの情報
はトランジスタ８，１０を介して双安定回路の出力点Ｑ
ｉに、またフリップフロップＢｉの出力端子Ｑｉの情報
はトランジスタ７．９を介して双安定回路の出力点Ｑｉ
にそれぞれセットされることになる。

時刻ｔ８において信号線ＰｓをＨレベルに復帰させれば
、多重記憶セルＳｉは順序回路及び他の多重記憶セルか
らも独立となる。

時刻ｔ８以降順序回路は再び順序回路動作を開始するこ
とも可能である。

時刻ｔ９において信号線ＭＧｊに消去パルス５１を供給
すると、ＭＮＯＳトランジスタ対Ｍｊ１）Ｍｊ２は共に
その閾値が正方向へ移動して、−２Ｖとなる。

ＭＮＯＳメモリトランジスタが第４図に示す特性を有す
る場合、消去パルス５１として２５Ｖ、 １ ｍ ｓ
ｅｃの電圧パルスを用いることができる。

その後時刻ｔｌ＋において信号線ＭＧｊに書込パルス５
２を供給すれば、多重記憶セルの回路情報すなわち出力
点Ｑｉ 、Ｑｉの情報によって前述のようにＭＮＯＳト
ランジスタ対Ｍｊ、、Ｍｊ２に書込まれ、物性的な情報
として不揮発的に記憶される。

以上第３図に示す回路例の動作を第５図のタイミングチ
ャートを用いて説明したが、これは動作の一例にすぎず
種々異なる動作を行わせることができることは言うまで
もない。

例えば消去パルス５１は時刻ｔ５に信号線ＭＧｊに供給
することもできるし、時刻ｔ１ でＭＮＯＳトランジス
タ対Ｍｊ＋＋Ｍｊ２から読み出した情報によって順序回
路動作を行なった後、順序回路の情報を他のＭＮＯＳ）
ランジスタ対Ｍｋ２．Ｍｋ２に記憶させるために、時刻
ｔ、において消去パルス５１を信号線ＭＧｋに、かつ時
刻ｔ１１において書込パルス５２を同じく信号線ＭＧｋ
に供給してもよい。

第６図は本発明の他の実施例を示す。

同図において第２図と同一構成とすることのできる部分
については同一符号を付しその説明を省略する。

コントロール回路２００は多重記憶セルＳ、〜Ｓｍ中の
不揮発性を有する物性的情報と揮発性の回路的情報との
やりとりをコントロールする信号ＭＧ、順序回路１００
に初期情報をセットする信号Ｓ、多重記憶セル８１〜Ｓ
ｍへ順序回路１００のビットＢ１〜Ｂｍの情報をパラレ
ルセットするための信号Ｐｓ、及び順序回路１００へ多
重記憶セルの情報をパラレルセットするための信号ｐｂ
を発生する。

一致検出回路３００は順序回路１００の各ビット出力Ｏ
３〜Ｏｍと多重記憶セルの各出力点Ｑ１〜Ｑｍとの間す
なわちＢｉと５ｉ（ｉ＝１、・・・、ｍ）との情報の一
致を検出する。

各ビット情報が一致するとき、一致検出回路３００は一
致出力Ｃをコントロール回路２００に供給する。

一致出力Ｃによってコントロール回路２００は信号ＭＧ
。

Ｓ、Ｐｓ、Ｐｂのうちのいずれかを発生させる。

例えば一致出力Ｃによってコントロール回路２００が信
号Ｓを発生すれば、順序回路１０００ビツトＢ１〜Ｂｍ
はすべて０にクリアされる。

このような構成によって、多重記憶セルの情報内容をプ
ログラム情報とするプログラムカウンタとして用いるこ
とができる。

いま順序回路がアップカウンタであるとし、ｍ＝４とす
れば、多重記憶セルＳ、〜Ｓ４はＳｌを２°桁、Ｓ２を
２１桁、Ｓ３を２２桁、Ｓ４を２３桁とする１０進情報
の０〜１５の範囲内で可変である。

多重記憶セル８１〜Ｓ４の内容が１０進数でｒ、 （０
＜ｒ、＜１５ ）であればｒ１進カウンタが構成された
ことになる。

更に一致出力が検出されたときに、多重記憶セル内にお
いて多重記憶セルの物性的情報を回路的情報に移しく信
号ＭＧ ）、その後この多重記憶セルの回路情報を順序
回路にパラレルセットする（信号ｐｂ）ようにコントロ
ール回路２００を構成することも可能である。

この構成によれば、初期値と最終値が多重記憶セル中の
物性的情報によって決定される順序回路動作が可能であ
る。

例えば１〉２なる多重記憶セルは少なくとも２つの物性
的情報を同一セルに記憶している。

この一方を初期データとして順序回路１００にプリセッ
トし、他方を一致検出のための比較情報として用いれば
よい。

第７図は本発明の更に他の実施例を示す。

この回路構成によって電源遮断によってもその内容を失
うことがない順序回路を得ることができる。

第８図はこの実施例の動作タイミングチャートである。

第７図において、４００は信号ＭＧ、Ｐｓ。ｐｂを発生
するコントロール回路、５００は電源変動を検出する回
路である。

第８図において、時刻ｔ′ｏに電源ＶＤＤが増加しはじ
めると、電源変動検出回路５００はコントロール回路４
００に制御信号を供給する。

これによってコントロール回路４００は電源ＶＤＤとほ
ぼ同じ傾斜、同じ振幅の電圧すなわち信号ＭＧを発生す
る。

第３図を参照して、この信号ＭＧが多重記憶セル内のＭ
ＮＯＳ）ランジスタ対Ｍｊ、５ Ｍｊ２のゲートに供給
されればＭＮＯＳ）ランジスタ対Ｍｊ１゜Ｍｊ２の有す
る物性的情報が回路的情報として多重記憶セル内の双安
定回路に復帰される。

時刻ｔ。にて信号ＫがＬレベルとなり、トランジスタ３
゜４を導通状態とすると多重記憶セル内の双安定回路°
は前述のように物性的情報によって初期化され、動作が
安定になる。

その後時刻ｔ′２において、信号ｐｂによって多重記憶
セルの回路的情報を順序回路１００にパラレルセットす
る。

以後時刻１７４〜１１５では順序回路１００はパラレル
セットされた情報を初期値として順序回路動作を行なう
。

時刻１１５にて、電源ＶＤＤの変動が電源検出回路５０
０によって検出されると、コントロール回路４００は信
号Ｐｓを発生させ順序回路１００の内容を多重記憶セル
８１〜Ｓｍにパラレルセットする。

以後多重記憶セル中でパラレルセットされた回路情報を
物性的情報としてＭＮＯＳトランジスタ対に書込むため
に、コントロール回路４００は消去信号（＋２５Ｖ、
１ ｍ ｓｅｃ ）を加え、その後更に書込信号（−
２５Ｖ、１ ｍ ｓｅｃ ）を加える。

これによって順序回路１００の内容は不揮発的に記憶さ
れ、再び電源が投入されたときには上記と同様にして順
序回路１００に復帰することができる。

以上詳細に説明したように、本発明によれば不揮発性情
報を順序回路へ復帰する過渡時のビット間の干渉効果を
完全にな（することができる。

例えば、第７図に示す実施例の場合には、不揮発性情報
を読みとる際に従来必要であった電源電圧が小さい場合
即ち構成回路の最小動作電源電圧以下の電圧での動作は
問題としなくてよい事となった。

何故なら、不揮発性情報を順序回路への復帰は順序回路
が十分安定に動作する時点に行なうことが、本発明によ
れば可能だからである。

また、多重記憶セルの回路的情報として復帰された不揮
発性情報の順序回路へのパラレルセットは任意の時点で
可能であり、しかも純粋に回路的に可能である為高速に
行うことができる。

更に第６図に示した実施例はきわめて大きな汎用性を有
し、従来からの不揮発性カウンタにおいて困難であった
各種の機能を果たすことができる。

例えば、プリセット可能な順序回路、任意の進数で動作
するようにプログラム可能なカウンタ、プログラム可能
な初期値と最終値の間で動作する順序回路、各種のプロ
グラム可能なプリセットデータを内蔵する順序回路等が
可能である。

しかも特に多重記憶セルの不揮発性情報のビット数が増
えると、順序回路の機能はこれに比例して増加するのに
対し、半導体集積回路で実現する上では、例えば第３図
に示す構成回路ではＭＮＯＳメモリトランジスタを２個
増加するだけであり、チップ面積の増加がわずかである
。

本発明は上記実施例に限定されるものではなく、本発明
の趣旨を逸脱しない範囲で広く適用可能である。

上記実施例では、多重記憶セル中の不揮発性素子として
１対のＭＮＯＳトランジスタを用いたが、一般にＭＩＯ
８構造又はＭＩＳ構造の可変閾値電界効果トランジスタ
や、フローティングゲート構造の可変閾値電界効果トラ
ンジスタ等を用いることもできる。

更に必ずしも一対の可変閾値トランジスタである必要は
な（、−素子であってもよい。

この場合、一対の可変閾値トランジスタのうち一方を固
定閾値トランジスタとしても固定閾値トランジスタの閾
値が可変閾値トランジスタの高レベルの閾値と低レベル
の閾値との中間に位置すればよい。

第１の転送手段、制御手段又は第２の転送手段、制御手
段は必ずしも独立に設ける必要はない。

本発明に於ける順序回路としては、パラレルセット可能
な順序回路であればどんなものでもよい。

前述のようにアップカウンタ、ダウンカウンタ、アップ
ダウンカウンタ、シフトレジスタ、リングカウンタ、分
周回路、その他各種演算機能を含む順序回路等を含むも
のである。

【図面の簡単な説明】

第１図は従来の不揮発性カウンタの１ビツトの構成を示
す図、第２図は本発明の一実施例を示す図、第３図は本
発明の一実施例の回路構成例を示す図、第４図はＭＮＯ
Ｓメモリトランジスタのヒステリシス特性を示す図、第
５図は本発明の一実施例のタイミング波形図、第６図及
び第７図は本発明の他の実施例を示す図、第８図は第７
図に示す実施例のタイミング波形図である。 １００・・・・・・順序回路、２００．４００・・・・
・・コントロール回路、３００・・・・・・一致検出回
路、５００・・・・・・電源検出回路。

Claims (1)

【特許請求の範囲】
1. １ 順序回路と、この順序回路の各ビットに対応して設
   けられた双安定回路と、この双安定回路に組み込まれた
   不揮発性記憶部と、前記双安定回路の双安定ノードの電
   位によって表わされる回路的情報を対応する前記順序回
   路の各ビットに転送する第１の転送手段と、この第１の
   転送手段による情報の転送を禁止させる第１の制御手段
   と、前記順序回路の各ビットの情報を対応する前記双安
   定回路に転送する第２の転送手段と、この第２の転送手
   段による情報の転送を禁止させる第２の制御手段と、前
   記双安定回路の双安定ノードの電位によって表わされる
   回路的情報を前記不揮発性記憶素子の物性的情報に書き
   移す第３の転送手段と、前記不揮発性記憶素子の物性的
   情報を前記双安定回路の双安定ノードの電位によって表
   わされる回路的情報に書き移す第４の転送手段とを具備
   し、この第４の転送手段により、前記物性的情報が回路
   的情報として書き移される際には、前記第１及び第２の
   制御手段により、第１及び第２の転送手段による情報転
   送を禁止することを特徴とする不揮発性記憶作用を有す
   る順序回路。