JPS5824228A - Ｉｃコンパレ−タ回路 - Google Patents
Ｉｃコンパレ−タ回路Info
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- JPS5824228A JPS5824228A JP56122379A JP12237981A JPS5824228A JP S5824228 A JPS5824228 A JP S5824228A JP 56122379 A JP56122379 A JP 56122379A JP 12237981 A JP12237981 A JP 12237981A JP S5824228 A JPS5824228 A JP S5824228A
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- Japan
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- current mirror
- transistor
- circuit
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0233—Bistable circuits
- H03K3/02337—Bistables with hysteresis, e.g. Schmitt trigger
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＩＣ化されたコンパレータ電圧比較回路、４１
にヒステリシスを有するコンパレータに関するものであ
る。
にヒステリシスを有するコンパレータに関するものであ
る。
従来コンパレータにヒステリシス動作させるにはコンパ
レータの出力により入力端子に接続された抵抗、電流源
等を使用してこの抵抗に発生する電圧の切換動作を行っ
て正帰還によＩｎステリシスを与えていた。しかしその
ような方法では正帰還を行う側の入力インピーダンスは
変動をするので、信号源インピーダンスが高い時には信
号源の入力電圧を変動させてしまい正しい比較動作が行
えなくなる欠点を有する。又ＩＣ内の抵抗の絶対値は±
３０−も変動するのでヒステリシス動作の巾を精度喪〈
規定したいという用途にはＩＣ歩留りの低下という問題
を発生させる。又、コンパレータによシバッテリーチェ
ック等を行う場合に発振、ジッターを除去する為にヒス
テリシスをかける事が曳くあるが、この場合チェックポ
イントが入力電圧の変化方向により変化するのを最少に
する為に発振、ジッダを除去できる最少のヒステリシス
巾にする事が望ましく、そのような値は一般に数ミリポ
ルトル数十ミリボルトであシ、そのような値を安定に得
るのは抵抗を使用すると難しい。
レータの出力により入力端子に接続された抵抗、電流源
等を使用してこの抵抗に発生する電圧の切換動作を行っ
て正帰還によＩｎステリシスを与えていた。しかしその
ような方法では正帰還を行う側の入力インピーダンスは
変動をするので、信号源インピーダンスが高い時には信
号源の入力電圧を変動させてしまい正しい比較動作が行
えなくなる欠点を有する。又ＩＣ内の抵抗の絶対値は±
３０−も変動するのでヒステリシス動作の巾を精度喪〈
規定したいという用途にはＩＣ歩留りの低下という問題
を発生させる。又、コンパレータによシバッテリーチェ
ック等を行う場合に発振、ジッターを除去する為にヒス
テリシスをかける事が曳くあるが、この場合チェックポ
イントが入力電圧の変化方向により変化するのを最少に
する為に発振、ジッダを除去できる最少のヒステリシス
巾にする事が望ましく、そのような値は一般に数ミリポ
ルトル数十ミリボルトであシ、そのような値を安定に得
るのは抵抗を使用すると難しい。
又ＩＣ内の抵抗はトランジスタの面積に比し大面積を占
有するのでＩＣの価格の点でも極力抵抗を使用しない方
が望ましい。 ｉ従って、本発明の目的
は安定で高い精度のヒステリシス幅が得られるＩＣコン
パレータ回回路長提供ることにある。
有するのでＩＣの価格の点でも極力抵抗を使用しない方
が望ましい。 ｉ従って、本発明の目的
は安定で高い精度のヒステリシス幅が得られるＩＣコン
パレータ回回路長提供ることにある。
上記課題は、本発明に従って、バイポーラトランジスタ
による差動対を有する差動入力段、差動段の出力をシン
グルエンド出力に変換するカレントミラー回路及びシン
グルエンド変換出力を増巾するパワー増中部を有するコ
ンパレータであって、カレントミラー回路とパワー増巾
部との間に内部正帰還回路を構成せしめ、この正帰還の
動作によシ、カレントミラ一部Ｋｍ人する差動段からの
電流の少くとも一方の電流を所定の比で分流する事によ
り、差動段に所定のオフセット電圧を発生させてヒステ
リレス動作を得ているＩＣコンパレータ回路によって解
決された。
による差動対を有する差動入力段、差動段の出力をシン
グルエンド出力に変換するカレントミラー回路及びシン
グルエンド変換出力を増巾するパワー増中部を有するコ
ンパレータであって、カレントミラー回路とパワー増巾
部との間に内部正帰還回路を構成せしめ、この正帰還の
動作によシ、カレントミラ一部Ｋｍ人する差動段からの
電流の少くとも一方の電流を所定の比で分流する事によ
り、差動段に所定のオフセット電圧を発生させてヒステ
リレス動作を得ているＩＣコンパレータ回路によって解
決された。
以下、図面を参照して本発明の詳細な説明する。
第１図は本発明の第１の実施例であるコンパレータ回路
を示す。Ｉ、 、 Ｉ、は電流源である。
を示す。Ｉ、 、 Ｉ、は電流源である。
トランジスタＱ、はマルチコレクタのＰＮＰトランジス
タである。トランジスタＱｓ ＝ Ｑ４はカレントミラ
ー回路ＣＭを構成しており、トランジスタＱｌ−Ｑｔに
よる差動入力段ＤＩＯ差動状態をシングルエンドの単一
出力に変換している。ダイオードＤＩ ＊ ＤＩ及びト
ランジスタＱｓ ＝ Ｑ・は正帰還回路を構成し、これ
はＩＣコンパレータ内部に構成されることから、内部正
帰還回路ＩＰＦと称することとする。（これはコンパレ
ーター外部に外付けで正帰還をかけるものとの区別の丸
めである。） トランジスタＱ１のＢ−１間の接合面積をｃｌその単位
面積の逆方向飽和電流を！；トラ１ ンジスタＱ、のＢ−１間の接合面積をＤｌその単位面積
の逆方向飽和電流をＩ ｌ−ランジ２ スタＱ、のマルチコレクタの面積をり、そのアノード側
をＡ；トランジスタ（ｂのベース側の面積をＢとする。
タである。トランジスタＱｓ ＝ Ｑ４はカレントミラ
ー回路ＣＭを構成しており、トランジスタＱｌ−Ｑｔに
よる差動入力段ＤＩＯ差動状態をシングルエンドの単一
出力に変換している。ダイオードＤＩ ＊ ＤＩ及びト
ランジスタＱｓ ＝ Ｑ・は正帰還回路を構成し、これ
はＩＣコンパレータ内部に構成されることから、内部正
帰還回路ＩＰＦと称することとする。（これはコンパレ
ーター外部に外付けで正帰還をかけるものとの区別の丸
めである。） トランジスタＱ１のＢ−１間の接合面積をｃｌその単位
面積の逆方向飽和電流を！；トラ１ ンジスタＱ、のＢ−１間の接合面積をＤｌその単位面積
の逆方向飽和電流をＩ ｌ−ランジ２ スタＱ、のマルチコレクタの面積をり、そのアノード側
をＡ；トランジスタ（ｂのベース側の面積をＢとする。
トランジスタＱ１のエミッタ電流を！。０、トランジス
タ（ｈのエミッタ電流を！８□とする。トランジスタＱ
１の直流増巾率をｈ トランジスタＱ、のそれをｉ
とＦｌｌ ％ ＦＫ２す
る。ここで、トランジスタＱｔ−Ｑ＊による差動入力の
ある作動点に於けるオフセット電圧ｖｏ８とはトランジ
スタＱｚ −ＱｔのＢ１０間電圧の差である。トランジ
スタＱｓ ＝ Ｑｔが同一温度になっているものとし、
ｐｍ入力端子側電圧に゛対しＰ１儒入力端子電圧が高い
時を正のオフセット電圧と定義すると差動入力段ＤＩの
オフセットの一般式は下記の通シでおる。
タ（ｈのエミッタ電流を！８□とする。トランジスタＱ
１の直流増巾率をｈ トランジスタＱ、のそれをｉ
とＦｌｌ ％ ＦＫ２す
る。ここで、トランジスタＱｔ−Ｑ＊による差動入力の
ある作動点に於けるオフセット電圧ｖｏ８とはトランジ
スタＱｚ −ＱｔのＢ１０間電圧の差である。トランジ
スタＱｓ ＝ Ｑｔが同一温度になっているものとし、
ｐｍ入力端子側電圧に゛対しＰ１儒入力端子電圧が高い
時を正のオフセット電圧と定義すると差動入力段ＤＩの
オフセットの一般式は下記の通シでおる。
ｖ０８ ＝ｖＢＩ２− ■１１１ ・・・・・（１
）であるから、 （２）、（至））より（１）は （４）式はエミッタ電流で示しであるが、これをコレク
タ電流で示すと、 （但し、！。□はトランジスタＱ、のコレクタ電流’
ＩＣ２はトランジスタｑ、の全コレクタ電流とする。） であるから（５） 、 （６）よ）（４）はとなる。
）であるから、 （２）、（至））より（１）は （４）式はエミッタ電流で示しであるが、これをコレク
タ電流で示すと、 （但し、！。□はトランジスタＱ、のコレクタ電流’
ＩＣ２はトランジスタｑ、の全コレクタ電流とする。） であるから（５） 、 （６）よ）（４）はとなる。
つまり（７）式はトランジスタＱ＞’ ｅ Ｑｔのトラ
ンジスタ定数が与えられ九時のコレクタ電流比による差
動入力段ＤＩのオフセット電圧の一般式を示している。
ンジスタ定数が与えられ九時のコレクタ電流比による差
動入力段ＤＩのオフセット電圧の一般式を示している。
次に出力トランジスタＱ６の状態変化を起ζす点のコレ
クタ電流比を見出せば（７）弐によシその点のオフセッ
ト電圧が定まる事になる。
クタ電流比を見出せば（７）弐によシその点のオフセッ
ト電圧が定まる事になる。
ここで、トランジスタＱｓ 、 ９４ Ｋよるカレント
ミラー回路ＣＭの入出力の関係は次のようである。トラ
ンジスタＱ＄のＢ−１１ｉ合面積を１、）ランジスタＱ
、のそれをＦとし、トランジスタＱｓ ＝ Ｑ４はＩＣ
内で構成されマツチングが取れているものとし、トラン
ジスタＱ３゜Ｑ４１７） ｈＦ、は充分に高いものとし
、トランジスタＱ４のコレクタ電流を！。４とすればＩ
Ｃ４＝ Ｉ。□ ・・・・・（８）である。
ミラー回路ＣＭの入出力の関係は次のようである。トラ
ンジスタＱ＄のＢ−１１ｉ合面積を１、）ランジスタＱ
、のそれをＦとし、トランジスタＱｓ ＝ Ｑ４はＩＣ
内で構成されマツチングが取れているものとし、トラン
ジスタＱ３゜Ｑ４１７） ｈＦ、は充分に高いものとし
、トランジスタＱ４のコレクタ電流を！。４とすればＩ
Ｃ４＝ Ｉ。□ ・・・・・（８）である。
トランジスタＱ６のＯＮ、ＯＦＦは、トランジスタＱｓ
のＯＮ、ＯＦＦの状態で決定されるのであるから、トラ
ンジスタＱ、のｈ２ｏが充分に高いものとすればトラン
ジスタＱｓのＯＮ。
のＯＮ、ＯＦＦの状態で決定されるのであるから、トラ
ンジスタＱ、のｈ２ｏが充分に高いものとすればトラン
ジスタＱｓのＯＮ。
ＯＦＦの決定されるスレッショルド点の電流の関係はト
ランジスタＱ４のコレクタ電流ＩＣ４より屯流れ込む電
流が大きい時その差の電流はトランジスタＱｓのベース
電流となシ、トランジスタＱ１はＯＮになる。コレクタ
電流■Ｃ４よりも流れ込む電流が少い時はトランジスタ
ｑ−のベース電流はゼロとなシトランジスタＱｓはＯＦ
Ｆである。即ち、トランジスタＱ、のＯＮ、ＯＦＦの決
定されるスレッショルド点はコレクタ電流！。４とＱ４
のコレクタに流れ込む電流が岬しい点である。トランジ
スタＱ６のＯＮ、ＯＦＦ、即ち、トランジスタＱ、のＯ
Ｎ・ＯＦＦで定まる内部正帰還によシ、トランジスタＱ
、の全コレクタ電流がトランジスタ９４側に流れ込むか
、トランジスタＱＩの全コレクタ電流の一部がトランジ
スタ９４側に流れるかが制御されている。
ランジスタＱ４のコレクタ電流ＩＣ４より屯流れ込む電
流が大きい時その差の電流はトランジスタＱｓのベース
電流となシ、トランジスタＱ１はＯＮになる。コレクタ
電流■Ｃ４よりも流れ込む電流が少い時はトランジスタ
ｑ−のベース電流はゼロとなシトランジスタＱｓはＯＦ
Ｆである。即ち、トランジスタＱ、のＯＮ、ＯＦＦの決
定されるスレッショルド点はコレクタ電流！。４とＱ４
のコレクタに流れ込む電流が岬しい点である。トランジ
スタＱ６のＯＮ、ＯＦＦ、即ち、トランジスタＱ、のＯ
Ｎ・ＯＦＦで定まる内部正帰還によシ、トランジスタＱ
、の全コレクタ電流がトランジスタ９４側に流れ込むか
、トランジスタＱＩの全コレクタ電流の一部がトランジ
スタ９４側に流れるかが制御されている。
先ず、トランジスタＱ、がＯＦＦしている時即ちトラン
ジスタＱ、がＯＮしている時のスレッショルド点はダイ
オード珈によるバイパスはないのでＩＣ４と、ＩＣ２の
全コレクタ電流が等しい点である。即ち入力端子Ｐｇの
電圧よりも入力端子Ｐ１の電圧が充分に高い電圧の方向
から入力端子Ｐ、の電圧に下げた時のトランジスタＱ＠
がＯＦＦからＯＮに転する点のオフセット電圧ｖｏｓ１
は ！ｃ４＝■ｃ２″＋ｊ″（９）より求まる。
ジスタＱ、がＯＮしている時のスレッショルド点はダイ
オード珈によるバイパスはないのでＩＣ４と、ＩＣ２の
全コレクタ電流が等しい点である。即ち入力端子Ｐｇの
電圧よりも入力端子Ｐ１の電圧が充分に高い電圧の方向
から入力端子Ｐ、の電圧に下げた時のトランジスタＱ＠
がＯＦＦからＯＮに転する点のオフセット電圧ｖｏｓ１
は ！ｃ４＝■ｃ２″＋ｊ″（９）より求まる。
（８） 、 （９）式より、
！ｃ２＝−！ｃ１ ・・・・・（１ｏ）であシ（１０
）式を一般式（７）に代入すると方向よ、９ｖ。８□を
越えた時にトランジスタＱ６はＯＦＦからＯＮＫ転じて
正帰還動作が行われる。次にトランジスタＱ・がＯＮし
ている時、レッジＢ）レド点はダイオードＤＩＫよるバ
イパスの為ＩＣ４とＩＣ２の全コレクタ電流の一部の一
流が郷しい点である。即ち入力端子Ｐ、の電圧よりも入
力端子Ｐ１の電圧が充分に低い電圧の方向から入力端子
ＰＩ電圧側に上昇する時のトランジスタｑ・がＯＮから
ＯＦＦに転する点のオフセット電圧ｖ０８２はトランジ
スタ９１のトランジスタ屯コレクタに直接接続されてい
る側のコレクタ電流をＩＣ２（Ｂ）とすれば！＝ＩＣ２
伽）・曲（Ｌｉり ４ よシ求まる。
）式を一般式（７）に代入すると方向よ、９ｖ。８□を
越えた時にトランジスタＱ６はＯＦＦからＯＮＫ転じて
正帰還動作が行われる。次にトランジスタＱ・がＯＮし
ている時、レッジＢ）レド点はダイオードＤＩＫよるバ
イパスの為ＩＣ４とＩＣ２の全コレクタ電流の一部の一
流が郷しい点である。即ち入力端子Ｐ、の電圧よりも入
力端子Ｐ１の電圧が充分に低い電圧の方向から入力端子
ＰＩ電圧側に上昇する時のトランジスタｑ・がＯＮから
ＯＦＦに転する点のオフセット電圧ｖ０８２はトランジ
スタ９１のトランジスタ屯コレクタに直接接続されてい
る側のコレクタ電流をＩＣ２（Ｂ）とすれば！＝ＩＣ２
伽）・曲（Ｌｉり ４ よシ求まる。
トランジスタＱ鵞のマルチコレクタの単位コレクタ面積
轟シの電流は両コレクタ電流とも等しいので、（増成に
於けるスレッショルド点の全コレクタ電流ＩＣ２は ＩＣ２（Ｂ） ＩＣ２−（ム＋Ｂ）・・・・・（１３）である。（１３
）式に（８）、（（支）式を代入するとであるから（１
４）式を一般式（７）Ｋ代入すると・・・・・（１５） となる。
轟シの電流は両コレクタ電流とも等しいので、（増成に
於けるスレッショルド点の全コレクタ電流ＩＣ２は ＩＣ２（Ｂ） ＩＣ２−（ム＋Ｂ）・・・・・（１３）である。（１３
）式に（８）、（（支）式を代入するとであるから（１
４）式を一般式（７）Ｋ代入すると・・・・・（１５） となる。
従って、（ｕ）−（至））が差動対トランジスタＱｓ
＋Ｑｌがディスクリートで構成されている状態に於ける
２つのスレッショルド点でのオフセット電圧の一般式で
ある。トランジスタＱ＋ 、 Ｑｍを同−ＩＣ内に構成
し、近接してそのトランジスタの配置の方向をそろえて
あれば、！８１”Ｉ８２ ” ＦＥＺ”ｈＦＥ２である
から（Ｕ）、（至））式は となり 、（１ｇ） 、 （１７）式が少くとも差動対
、及びカレントミラーをＩＣで構成し走時の２つのスレ
ッショルド点でのオフセット電圧の一般堺である。
＋Ｑｌがディスクリートで構成されている状態に於ける
２つのスレッショルド点でのオフセット電圧の一般式で
ある。トランジスタＱ＋ 、 Ｑｍを同−ＩＣ内に構成
し、近接してそのトランジスタの配置の方向をそろえて
あれば、！８１”Ｉ８２ ” ＦＥＺ”ｈＦＥ２である
から（Ｕ）、（至））式は となり 、（１ｇ） 、 （１７）式が少くとも差動対
、及びカレントミラーをＩＣで構成し走時の２つのスレ
ッショルド点でのオフセット電圧の一般堺である。
ヒステリシスの電圧中ｖＨは（１６） 、 （１７）式
に示される如くｖ。８２ ＞ ｖＯ８□であるから６９
式−（１ｓ）式より ｖＨ” ｖ０８２− ｖ０８１’ ｑ Ｂ である。ここでトランジスタＱ、のコレクタの℃に於て
はＶ ａ ＝１７．８ ｍＶ のコンパレータとなる
。つまり、Ｖｏ Ｂ ｚ＝Ｖｏ Ｂ １ ＋ １７．８
ｍＶであ少入力端子Ｐ、の電圧よりも入力端子Ｐ１の
電圧が１７．８ｍＶ上がった点がＱｅがＯＮからＯＦＦ
へ反転するスレッショルド電圧となる。
に示される如くｖ。８２ ＞ ｖＯ８□であるから６９
式−（１ｓ）式より ｖＨ” ｖ０８２− ｖ０８１’ ｑ Ｂ である。ここでトランジスタＱ、のコレクタの℃に於て
はＶ ａ ＝１７．８ ｍＶ のコンパレータとなる
。つまり、Ｖｏ Ｂ ｚ＝Ｖｏ Ｂ １ ＋ １７．８
ｍＶであ少入力端子Ｐ、の電圧よりも入力端子Ｐ１の
電圧が１７．８ｍＶ上がった点がＱｅがＯＮからＯＦＦ
へ反転するスレッショルド電圧となる。
（２））式よりｖＨＦｉＡとＢとの面積比によって決定
されることが分る。
されることが分る。
Ｑｓ ＝ Ｑ４のＢ−１間の接合面積比−によって決ン
ジスタＱｓ 、ＱｍのＢ−１間の接合面積比−１トラン
ジスタＱｓ、 Ｑ４ のＢ−１間の接合面積Ｆ
Ａ比−及びトランジスタＱｍのコレク
タ面積比■によって決定されることが分る。
ジスタＱｓ 、ＱｍのＢ−１間の接合面積比−１トラン
ジスタＱｓ、 Ｑ４ のＢ−１間の接合面積Ｆ
Ａ比−及びトランジスタＱｍのコレク
タ面積比■によって決定されることが分る。
第３図は第１図に於てＱＩ −ＱＩ及びＱｓ −ＱＩの
ベースエミッタ接合面積が等しい時の作動状態を示す。
ベースエミッタ接合面積が等しい時の作動状態を示す。
第３図の如くトランジスタＱ１゜ＱＩ及びＱｓ −ＱＩ
のベースエミッタ面積が等しい時はコンパレータの低電
圧側スレッショルド電圧は入力端子ｐ、 Ｉ Ｐ！の電
圧が等しい点であるが、入力端子Ｐ、とＰ、Ｏ電圧が等
しい点をはさんで両側に均等にコンパレータの反転を設
置 け九場合にはヒステリシス巾電圧の２だけ低電圧側反転
電圧をずらせば良く、その為にはトランジスタＱ１のベ
ースエミッタ接合面積を０％）ランジスタロ雪のベース
エミッタ接合面積をＤとすれば、ｖＨの中心点のオフセ
ット電圧Ｖ ＃１（２））ｔ （１７）式より８０ である。
のベースエミッタ面積が等しい時はコンパレータの低電
圧側スレッショルド電圧は入力端子ｐ、 Ｉ Ｐ！の電
圧が等しい点であるが、入力端子Ｐ、とＰ、Ｏ電圧が等
しい点をはさんで両側に均等にコンパレータの反転を設
置 け九場合にはヒステリシス巾電圧の２だけ低電圧側反転
電圧をずらせば良く、その為にはトランジスタＱ１のベ
ースエミッタ接合面積を０％）ランジスタロ雪のベース
エミッタ接合面積をＤとすれば、ｖＨの中心点のオフセ
ット電圧Ｖ ＃１（２））ｔ （１７）式より８０ である。
ここで、■ をオフセット電圧即ちＰＲとＳＯ
Ｐ、が等しい電圧とする為には（１９）式の値がゼロと
なる様に、即ち対数の中を１とすれば良の関係にすれば
喪い。
なる様に、即ち対数の中を１とすれば良の関係にすれば
喪い。
ここでカレントミラー回路を構成するトランジスタＱｓ
、 ＱＩのＢ−Ｅ接合面積Ｅ、Ｆを等しくすれば、（
２０）式より の関係にすれば喪い。
、 ＱＩのＢ−Ｅ接合面積Ｅ、Ｆを等しくすれば、（
２０）式より の関係にすれば喪い。
以上のことよりＶＨの中心点をオフセット電圧Ｖ。８ｏ
とする場合にもトランジスタの接合面積Ｏ比Ａ、Ｂ、９
．Ｄのみで決定されることが分る。その状態を第４図に
示す。
とする場合にもトランジスタの接合面積Ｏ比Ａ、Ｂ、９
．Ｄのみで決定されることが分る。その状態を第４図に
示す。
第２図は本発明による第２の実施例である。
第１の実施例と異なるのは第１図に於ては差動増巾部の
差動対の片方のトランジスタをマルチコレクタ構造にし
て、カレントミラーによるシングルエンド変換部に流す
電流値を切換て差動対にオフセット電圧を発生させてヒ
ステリシスを構成している例であるが、第２の実施例で
は差動対を構成するトランジスタはシングルコレクタの
場合である。トランジスタＱｓ ｓ ＊ Ｑｔ ａ
は４マルチコレクターの例で示してアシ、それぞれのト
ランジスタの１つのコレクタはそのベースに接続されて
おり、カレントミラーとして動作している。トランジス
タＱｓ ｓ ｓ Ｑｌｔ ｅ Ｑｔ ｓ及び９口で差動
入力８ＤＩ’ を構成している。又、トランジスタＱ
＋ｓとＱＩ もカレントミラー回路ＣＭ’を構成しそれ
ぞれのベース・エミッタ接合面積はＥ。
差動対の片方のトランジスタをマルチコレクタ構造にし
て、カレントミラーによるシングルエンド変換部に流す
電流値を切換て差動対にオフセット電圧を発生させてヒ
ステリシスを構成している例であるが、第２の実施例で
は差動対を構成するトランジスタはシングルコレクタの
場合である。トランジスタＱｓ ｓ ＊ Ｑｔ ａ
は４マルチコレクターの例で示してアシ、それぞれのト
ランジスタの１つのコレクタはそのベースに接続されて
おり、カレントミラーとして動作している。トランジス
タＱｓ ｓ ｓ Ｑｌｔ ｅ Ｑｔ ｓ及び９口で差動
入力８ＤＩ’ を構成している。又、トランジスタＱ
＋ｓとＱＩ もカレントミラー回路ＣＭ’を構成しそれ
ぞれのベース・エミッタ接合面積はＥ。
？である。ダイオード”Ｉ １ ｅ ＤＩ ！ 及び
トランジスタＱｓ ｓ ＊ Ｑｔ ｖ とで内部正帰
還回路ＩＰＦ’を構成している。
トランジスタＱｓ ｓ ＊ Ｑｔ ｖ とで内部正帰
還回路ＩＰＦ’を構成している。
ここでオフセット電圧Ｖ は一般式
％式％（２２）
）
先ずトランジスタＱ＋ｑがＯＦＦからＯＮに転する点の
オフセット電圧ｖ０８１は下記によ）求められる。トラ
ンジスタＱ目、輸、４ のｈＦＫが充分大でありかつマ
ルチコレクタの各コレクタ面積は等しいものとし、トラ
ンジスタ（ｂ ｓ ＊ Ｑｔ ４ のベースと接続され
るコレクタの面積を単位コレクタ面積とした時のトラン
ジスタ（ｂｓの各々のマルチコレクタの面積比をＡ、Ｂ
、同様にトランジスタＱＩのマルチコトランジスタＱ１
４では ＩＣ１４：ＧＩＣ１２°−°°（２７）となる。
オフセット電圧ｖ０８１は下記によ）求められる。トラ
ンジスタＱ目、輸、４ のｈＦＫが充分大でありかつマ
ルチコレクタの各コレクタ面積は等しいものとし、トラ
ンジスタ（ｂ ｓ ＊ Ｑｔ ４ のベースと接続され
るコレクタの面積を単位コレクタ面積とした時のトラン
ジスタ（ｂｓの各々のマルチコレクタの面積比をＡ、Ｂ
、同様にトランジスタＱＩのマルチコトランジスタＱ１
４では ＩＣ１４：ＧＩＣ１２°−°°（２７）となる。
こζで、トランジスタＱｓｑがＯＦＦからＯＮに転する
場合は内部正帰還回路ＩＰＦ’ が動作していない状態
であるからスレッショルドＩ Ｆ である。（２６）、 （２７）式よシ（２８）式はＫ
Ｆ （３ｏ）式を（２５）式に代入すると となる。（３１）式がトランジスタＱｓｖがＯＦＦから
ＯＮＫ転する点のオフセット電圧を示す。
場合は内部正帰還回路ＩＰＦ’ が動作していない状態
であるからスレッショルドＩ Ｆ である。（２６）、 （２７）式よシ（２８）式はＫ
Ｆ （３ｏ）式を（２５）式に代入すると となる。（３１）式がトランジスタＱｓｖがＯＦＦから
ＯＮＫ転する点のオフセット電圧を示す。
次にトランジスタ９口がＯＮから０ＦＰＫ転する点のオ
フセット電圧Ｖ。ｓ２は下記によシ求められる。トラン
ジスタＱ□がＯＮから０ＦＰＫ転する場合は内部正帰還
回路ＩＰＦ’が動作している状態であるからスレツショ
ルである。（２６）、 （２７）式よシ（３２）式は１
Ｆ （３４）式を（２５）式に代入すると となる。（３５）式がトランジスタＱ、マがＯＮからＯ
ＦＦに転する点のオフセット電圧を示す。
フセット電圧Ｖ。ｓ２は下記によシ求められる。トラン
ジスタＱ□がＯＮから０ＦＰＫ転する場合は内部正帰還
回路ＩＰＦ’が動作している状態であるからスレツショ
ルである。（２６）、 （２７）式よシ（３２）式は１
Ｆ （３４）式を（２５）式に代入すると となる。（３５）式がトランジスタＱ、マがＯＮからＯ
ＦＦに転する点のオフセット電圧を示す。
ζζで、Ｇ−Ａ＋Ｂ、Ｄ＝Ｃ，Ｅ−Ｆとすれ又、ヒステ
リシス電圧幅Ｖｎは ｖ０８２ ＞ ｖ０８１故ｔｖＨ＝ ｖ０８２− ｖ０
８１・・・・・（３６） （３１）、 （３５）式よシ（３６）式はｋＴ
Ｇ七 ＤｋＴＧＥＤ ■Ｈ−ｑ ” Ｂ？”Ｃ−ｑｌｏＦ （Ａ＋Ｂ）’ Ｃ
となり、ｖＨはＡとＢとの面積比によって決定されるこ
とが分る。従って、ＰＩの電圧よシＴ もＰｊの電圧が一１ｍ（１＋ｎ）だけ上がった点がトラ
ンジスタＱ！マがＯＮからＯＦＦに反転するスレッショ
ルド電圧になる。ここで、トランジスタＱ目のコレクタ
の面積Ａ、ＢがＡ−２Ｂ（２）場合、ｖＨは（３７）式
よシ” １ ｎ （１＋２ ） となり、２５℃に於
てはＶＨ＝２８．２ｍＶ のコンパレータとなる。
リシス電圧幅Ｖｎは ｖ０８２ ＞ ｖ０８１故ｔｖＨ＝ ｖ０８２− ｖ０
８１・・・・・（３６） （３１）、 （３５）式よシ（３６）式はｋＴ
Ｇ七 ＤｋＴＧＥＤ ■Ｈ−ｑ ” Ｂ？”Ｃ−ｑｌｏＦ （Ａ＋Ｂ）’ Ｃ
となり、ｖＨはＡとＢとの面積比によって決定されるこ
とが分る。従って、ＰＩの電圧よシＴ もＰｊの電圧が一１ｍ（１＋ｎ）だけ上がった点がトラ
ンジスタＱ！マがＯＮからＯＦＦに反転するスレッショ
ルド電圧になる。ここで、トランジスタＱ目のコレクタ
の面積Ａ、ＢがＡ−２Ｂ（２）場合、ｖＨは（３７）式
よシ” １ ｎ （１＋２ ） となり、２５℃に於
てはＶＨ＝２８．２ｍＶ のコンパレータとなる。
つまシ、ＶｏＢ２ ＝Ｖ□Ｂ１＋２８．２ｍＶであり、
入力端子ＰＩの電圧よりも入力端子ＰＲの電圧が２８、
２ ｍ Ｖ上がった点がトランジスタＱｔｙがＯＮから
ＯＦＦへ反転するスレッショルド電圧となる。ここで、
（３１）式、 （３５）式、 （３７）式よりｖ、ｖｏ
ｓ２．ｖＨは全てトランジ８１ スタの接合間積比Ａ、Ｂ、Ｃ，Ｄ、Ｅ、Ｆ。
入力端子ＰＩの電圧よりも入力端子ＰＲの電圧が２８、
２ ｍ Ｖ上がった点がトランジスタＱｔｙがＯＮから
ＯＦＦへ反転するスレッショルド電圧となる。ここで、
（３１）式、 （３５）式、 （３７）式よりｖ、ｖｏ
ｓ２．ｖＨは全てトランジ８１ スタの接合間積比Ａ、Ｂ、Ｃ，Ｄ、Ｅ、Ｆ。
Ｇによって決定されることが分る。
又、本発明の実施例ではコンパレータの差動増巾部の差
動対はシングル入力で示してあシ、この状態でも差動対
の両人力は高入力インピーダンスを保持した状態でヒス
テリシスを得ているが、入力の差動対をダーリントン構
成にすれば、さらに非常に高入力インピーダンスとなり
、信号源のインピーダンスに影響を与えないで前述の所
定のヒステリシス巾が得られるので有効なものである。
動対はシングル入力で示してあシ、この状態でも差動対
の両人力は高入力インピーダンスを保持した状態でヒス
テリシスを得ているが、入力の差動対をダーリントン構
成にすれば、さらに非常に高入力インピーダンスとなり
、信号源のインピーダンスに影響を与えないで前述の所
定のヒステリシス巾が得られるので有効なものである。
本発明によれば、コンパレータにヒステリシス用の抵抗
、定電流源等を使用しないでヒステリシスに関する緒特
性（ｖＯ８□、 ｖｏｓ□。
、定電流源等を使用しないでヒステリシスに関する緒特
性（ｖＯ８□、 ｖｏｓ□。
ｖＨ９ｖｏ８ｏ）を高精度のＩＣ製造技術に基く半導体
の接合面積比のみによって設定できるのでバラツキの非
常に少い状態で実現する事が可能となり、しかも簡便な
回路であり、ＩＣの面積が少くなるので特にＩＣ用のヒ
ステリシスコンパレーターとして効果がある。
の接合面積比のみによって設定できるのでバラツキの非
常に少い状態で実現する事が可能となり、しかも簡便な
回路であり、ＩＣの面積が少くなるので特にＩＣ用のヒ
ステリシスコンパレーターとして効果がある。
第１図は、本発明の第１の実施例であるコンパレータ回
路図である。 第２図は、本発明の第２の実施例であるコンパレータ回
路図である。 第３図と第４図は第１図の回路の作動状態を示す図であ
る。 〔主要部分の符号の説明〕 差動入力段・・・・・・・・・・・・・・・・Ｑｔ−Ｑ
ｔｓＤＩカレントミラー回路・・・・Ｑｓ ｗ Ｑ
４． ＣＭ内部正帰還回路・・・・・・・・・・Ｑｓ、
Ｑｓ、ＩＰν第１区 ／ｌ′２図 しＴ′ ） ｃｒ’＋
路図である。 第２図は、本発明の第２の実施例であるコンパレータ回
路図である。 第３図と第４図は第１図の回路の作動状態を示す図であ
る。 〔主要部分の符号の説明〕 差動入力段・・・・・・・・・・・・・・・・Ｑｔ−Ｑ
ｔｓＤＩカレントミラー回路・・・・Ｑｓ ｗ Ｑ
４． ＣＭ内部正帰還回路・・・・・・・・・・Ｑｓ、
Ｑｓ、ＩＰν第１区 ／ｌ′２図 しＴ′ ） ｃｒ’＋
Claims (1)
- 【特許請求の範囲】 １ バイポーラトランジスタによる差動対を有する差動
入力段と、鋏差動段の出力をシングルエンド出力に変換
するカレントミラー回路と、誼シングルエンド変換出力
を増巾するパワー増中部を有するコンパレータに於て、
カレントミラー回路とパリ−増巾部との間に内部正帰還
回路を構成せしめ、誼正帰還の動作によりカレントミラ
一部に流入する差動段からの電流の少くとも一方の電流
を所定の比で分流する事によシ差動段に所定のオフセッ
ト電圧を発生させてビステリシス動作を得る事を特徴と
するＩＣコンパレータ回路。 ２、特許請求の範囲第１項に記載のＩＣコンパレータ回
路において、 前記差動対をＰＮＰ）ランジスタで構成すると共に、誼
差動対の少くとも一つを所定の面積比を有するマルチコ
レクター構造とし、該差動対の出力をシングルエンド出
力に変換するＮＰＮカレントミラー回路を有し、該マル
チコレクターの少くとも一つのコレクタ出力電流を正帰
還回路の状態により峡ＮＰＮカレントミラー回路に他の
少くとも一つのコレクタ出力電流と合成して流すか、又
はＮＰＮカレントミラー回路外に流すかを制御する事に
より所定電圧中のヒステリシス動作を得る事を特徴とす
るＩＣコンパレータ回路。 ３ＩＩｆｌ許請求の範囲第１項に記載のＩＣコンパレー
タ回路において、 前記差動対をＮＰＮトランジスタで構成すると共に、該
差動対のそれぞれに対応して極性の反転した電流に変換
するＰＮＰカレントミラー回路を有し、該２つΩＰＮＰ
カレントミラー回路出力をシングルエンド出力に変換す
るＮＰＮカレントミラー回路を有し、該２つのＰＮＰカ
レントミう一回路の少くとも１つは所定の電流比を有す
る２つの出力を有し、前記正帰還回路の状態によシ該２
つの出力を合成してＮＰＮカレントミラー回路に流すか
、又は該２つの出力の片方をＮＰＮカレントミラー回路
外に流すかを制御する事によシ所定電圧巾のヒステリシ
ス動作を得る事を特徴とするＩＣコンパレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56122379A JPS5824228A (ja) | 1981-08-06 | 1981-08-06 | Ｉｃコンパレ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56122379A JPS5824228A (ja) | 1981-08-06 | 1981-08-06 | Ｉｃコンパレ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5824228A true JPS5824228A (ja) | 1983-02-14 |
Family
ID=14834367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56122379A Pending JPS5824228A (ja) | 1981-08-06 | 1981-08-06 | Ｉｃコンパレ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5824228A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5921121A (ja) * | 1982-07-27 | 1984-02-03 | Sanyo Electric Co Ltd | 電圧比較回路 |
| US6656298B2 (en) | 1998-06-18 | 2003-12-02 | Ngk Insulators, Ltd. | Thin-walled honeycomb structure and method for reinforcing the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5643825A (en) * | 1979-09-19 | 1981-04-22 | Toshiba Corp | Schmitt trigger circuit |
-
1981
- 1981-08-06 JP JP56122379A patent/JPS5824228A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5643825A (en) * | 1979-09-19 | 1981-04-22 | Toshiba Corp | Schmitt trigger circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5921121A (ja) * | 1982-07-27 | 1984-02-03 | Sanyo Electric Co Ltd | 電圧比較回路 |
| US6656298B2 (en) | 1998-06-18 | 2003-12-02 | Ngk Insulators, Ltd. | Thin-walled honeycomb structure and method for reinforcing the same |
| US7022376B2 (en) | 1998-06-18 | 2006-04-04 | Ngk Insulators, Ltd. | Thin-walled honeycomb structure and method for reinforcing the same |
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