JPS5824904A - パルス周波数可変回路 - Google Patents
パルス周波数可変回路Info
- Publication number
- JPS5824904A JPS5824904A JP12305781A JP12305781A JPS5824904A JP S5824904 A JPS5824904 A JP S5824904A JP 12305781 A JP12305781 A JP 12305781A JP 12305781 A JP12305781 A JP 12305781A JP S5824904 A JPS5824904 A JP S5824904A
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- JP
- Japan
- Prior art keywords
- circuit
- frequency
- signal
- pulse signal
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B11/00—Automatic controllers
- G05B11/01—Automatic controllers electric
- G05B11/26—Automatic controllers electric in which the output signal is a pulse-train
- G05B11/30—Automatic controllers electric in which the output signal is a pulse-train using pulse-frequency modulation
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Feedback Control In General (AREA)
- Control Of Stepping Motors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、例えばパルスモータを実装した。駆動系の
速度制御に好適なパルス周波数可変回路に関する。
速度制御に好適なパルス周波数可変回路に関する。
例えば、パルスモータを実装した駆動系を速度制御する
場合、加速値、減速値、及び等速値を任意に設定し得る
ことが実用上望ましく、そのためにパルスモータ駆動用
のパルス信号の周波数を任意に可変し得ると共に、その
可変率も変化させ得るようにすることが必要である。
場合、加速値、減速値、及び等速値を任意に設定し得る
ことが実用上望ましく、そのためにパルスモータ駆動用
のパルス信号の周波数を任意に可変し得ると共に、その
可変率も変化させ得るようにすることが必要である。
この発明は、上記のような作用をなし得るパルス周波数
可変回路を提供することを目的とする。
可変回路を提供することを目的とする。
以下、この発明の実施例を添付図面を参照しながら説明
する。
する。
第１図は、この発明の一実施例を示すブロック構成図で
ある。
ある。
同図において、基準パルス信号発生回路１は、一定周波
数ｆｃの基準パルス信号Ｐｃを発生する。
数ｆｃの基準パルス信号Ｐｃを発生する。
第１の周波数可変回路２は、例えば公知のシンクロナス
１１ｎピツトーパイナリーレ゛イト中マルチプレイヤ（
Ｊ）ＲＭ）によって構成され、基準パルス信号発生回路
１かも出力される基準パルス信号Ｐｃの周波数ｆｃを、
後述する可逆カウンタ回路５の計数データである第１の
周波数可変率データＭ（ＢＣＤデータ）に基づいて可変
して、周波数ｆｏのパルス信号Ｐｏ を出力する。
１１ｎピツトーパイナリーレ゛イト中マルチプレイヤ（
Ｊ）ＲＭ）によって構成され、基準パルス信号発生回路
１かも出力される基準パルス信号Ｐｃの周波数ｆｃを、
後述する可逆カウンタ回路５の計数データである第１の
周波数可変率データＭ（ＢＣＤデータ）に基づいて可変
して、周波数ｆｏのパルス信号Ｐｏ を出力する。
なお、第１の周波数可変回路２として上記のシンクロナ
ス・ｎビット番バイナリ・レイト−マルチプレイヤ（Ｄ
ＲＭ）を用いた場合、ｆｃとｆ。
ス・ｎビット番バイナリ・レイト−マルチプレイヤ（Ｄ
ＲＭ）を用いた場合、ｆｃとｆ。
との関係は ｆｏ−、、、・ｆｃ となる。
第２の周波数可変回路３は、第１の周波数可変回路２と
同様にシンクロナス・ｎビット・バイナリ・レイト・マ
ルチプレイヤ（ＤＲＭ）によって構成され、周波数可変
率データ設定レジスタ４に外部より書き込まれた所定の
第２の周波数可変率データＱＴに基づいて、基準パルス
信号発生回路１からの基準パルス信号Ｐｃ ６周波数ｆ
ｃを可変して、周波数ｆｍのパルス信号Ｐｍを出力する
。
同様にシンクロナス・ｎビット・バイナリ・レイト・マ
ルチプレイヤ（ＤＲＭ）によって構成され、周波数可変
率データ設定レジスタ４に外部より書き込まれた所定の
第２の周波数可変率データＱＴに基づいて、基準パルス
信号発生回路１からの基準パルス信号Ｐｃ ６周波数ｆ
ｃを可変して、周波数ｆｍのパルス信号Ｐｍを出力する
。
可逆カウンタ回路５は、後述するゲート回路８によって
アップカウント端子ＵＰ又はダウンカウント端子ＤＮに
振り分けられる第２の周波数可変回路６からのパルス信
号Ｐｍをアップカウント又はダウンカウントして、その
カウント（計数）データを第１の周波数可変データＭと
して第１の周波数可変回路２に出力する。
アップカウント端子ＵＰ又はダウンカウント端子ＤＮに
振り分けられる第２の周波数可変回路６からのパルス信
号Ｐｍをアップカウント又はダウンカウントして、その
カウント（計数）データを第１の周波数可変データＭと
して第１の周波数可変回路２に出力する。
比較回路６は、可逆カウンタ回路５かもの第１の周波数
可変率データＭと、目標データ設定レジスタ７に外部よ
り書き込まれた予め設定した目標データＱＭとを比較し
て、Ｍ＜ＱＭの時第１の信号ａを、Ｍ＞ＱＭの時第２の
信号すを、Ｍ＝ＱＭの時第３の信号Ｃを夫々出力する。
可変率データＭと、目標データ設定レジスタ７に外部よ
り書き込まれた予め設定した目標データＱＭとを比較し
て、Ｍ＜ＱＭの時第１の信号ａを、Ｍ＞ＱＭの時第２の
信号すを、Ｍ＝ＱＭの時第３の信号Ｃを夫々出力する。
なお、第１゜第２．第３の信号ａ、ｂ、ｃは夫々ハイレ
ベル゛１１“の信号である。
ベル゛１１“の信号である。
ゲート回路８は、ＡＮＤ回路Ｇ＝、 Ｇ２． Ｇａ及び
インバータ回路Ｇ４によって構成され、比較回路６かも
第１の信号ａが出力されている時、第２の周波数可変回
路６からのパルス信号Ｐｍを可逆カウンタ５のアップカ
ウント端子ＵＰに、第２の信号すが出力されている時パ
ルス信号Ｐｍをダウンカウント端子ＤＮに入力すると共
に、第３の信号Ｃが出力されている時パルス信号Ｐｍを
遮断する作用をなす。
インバータ回路Ｇ４によって構成され、比較回路６かも
第１の信号ａが出力されている時、第２の周波数可変回
路６からのパルス信号Ｐｍを可逆カウンタ５のアップカ
ウント端子ＵＰに、第２の信号すが出力されている時パ
ルス信号Ｐｍをダウンカウント端子ＤＮに入力すると共
に、第３の信号Ｃが出力されている時パルス信号Ｐｍを
遮断する作用をなす。
すなわち、第３の信号Ｃが比較回路６から出力されてい
ない時には、インバータ回路Ｇ４”の出力はハイレベル
″Ｈ＃であるから、ＡＮＤ回路Ｇ１が開いており、この
状態で第１の信号ａが比較回路６から出力されてＡＮＤ
回路Ｇ２が開くと、パルス信号ＰｍはＡＮＤ回路Ｇｌ、
Ｇ２を介して可逆カウンタ回路５のアップカウント端子
ＵＰに入力される。
ない時には、インバータ回路Ｇ４”の出力はハイレベル
″Ｈ＃であるから、ＡＮＤ回路Ｇ１が開いており、この
状態で第１の信号ａが比較回路６から出力されてＡＮＤ
回路Ｇ２が開くと、パルス信号ＰｍはＡＮＤ回路Ｇｌ、
Ｇ２を介して可逆カウンタ回路５のアップカウント端子
ＵＰに入力される。
また、ＡＮＤ回路Ｇ１が開いた状態で第２の信号すが比
較回路６から出力してＡＮＤ回路Ｇ３が開くと、パルス
信号ＰｍはＡＮＤ回路Ｇ１．Ｇａを介して可逆カウンタ
回路５のダウンカウントｉ子ＤＮに入力される。
較回路６から出力してＡＮＤ回路Ｇ３が開くと、パルス
信号ＰｍはＡＮＤ回路Ｇ１．Ｇａを介して可逆カウンタ
回路５のダウンカウントｉ子ＤＮに入力される。
さらに、第３の信号Ｃが比較回路６かも出力されている
時には、インバータ回路Ｇ４の出力はローレベル１Ｌ“
となるので、ゲート回路Ｇ１が閉じ、それによってパル
ス信号Ｐｍが遮断される。
時には、インバータ回路Ｇ４の出力はローレベル１Ｌ“
となるので、ゲート回路Ｇ１が閉じ、それによってパル
ス信号Ｐｍが遮断される。
このように構成した実施例の動作を第２図をも参照しな
がら説明する。
がら説明する。
先ず、周波数可変率データ設定レジスタ４に、例えば第
２図に示すように加速度を示す傾きα（−ｊａｎ”ｆｏ
、／τ、）を得るのに必要な周波数ｆｍ工のパルス信号
Ｐｍｘ を形成するための第２の周波数可変率データＱ
Ｔエ を書き込むと共に、目標データ設定レジスタ７に
、パルス信号Ｐｏの周波数ｆ。
２図に示すように加速度を示す傾きα（−ｊａｎ”ｆｏ
、／τ、）を得るのに必要な周波数ｆｍ工のパルス信号
Ｐｍｘ を形成するための第２の周波数可変率データＱ
Ｔエ を書き込むと共に、目標データ設定レジスタ７に
、パルス信号Ｐｏの周波数ｆ。
がｆ。１となるために必要な第１の周波数可変率データ
Ｍ：ｔと等しい値の目標データＱｙｔ ｘ を書き込
む。
Ｍ：ｔと等しい値の目標データＱｙｔ ｘ を書き込
む。
そして、可逆カウンタ回路５の計数データをゼロにリセ
ットすると共に、基準パルス信号発生回路１を作動させ
ると、比較回路６は、可逆カウン夕回路５の計数データ
である第１の周波数可変率データへ４がＭよ（−ＱＭよ
）となるまで、第１の信号ａを出力するので、可逆カウ
ンタ回路５のアップカウント端子ＵＰには第２の周波数
可変回路６からのパルス信号Ｐｍ、ｚ（ｆｍｘ）がＡＮ
Ｄ回路Ｇ、、Ｇ２を介して入力される。
ットすると共に、基準パルス信号発生回路１を作動させ
ると、比較回路６は、可逆カウン夕回路５の計数データ
である第１の周波数可変率データへ４がＭよ（−ＱＭよ
）となるまで、第１の信号ａを出力するので、可逆カウ
ンタ回路５のアップカウント端子ＵＰには第２の周波数
可変回路６からのパルス信号Ｐｍ、ｚ（ｆｍｘ）がＡＮ
Ｄ回路Ｇ、、Ｇ２を介して入力される。
そのため、可逆カウンタ回路５から出力される第１の周
波数可変率データＭは、ゼロから１／ｆｍ□の周期で増
加し、それによって第１の周波数可変回路２から出力さ
れるパルス信号Ｐｏの周波数ｆ。
波数可変率データＭは、ゼロから１／ｆｍ□の周期で増
加し、それによって第１の周波数可変回路２から出力さ
れるパルス信号Ｐｏの周波数ｆ。
は第２図に示すように傾きαの割合で増加していく。
可逆カウンタ回路５の計数データである第１の周波数可
変率データＭがＭ工（＝ＱＭよ）となると、比較回路６
は直ちに第３の信号Ｃを出力してＡＮＤ回路ｑ１を閉じ
るので、パルス信号Ｐｍ、ｚ が遮断される。
変率データＭがＭ工（＝ＱＭよ）となると、比較回路６
は直ちに第３の信号Ｃを出力してＡＮＤ回路ｑ１を閉じ
るので、パルス信号Ｐｍ、ｚ が遮断される。
そのため、可逆カウンタ回路５の第１の周波数可変率デ
ータＭはＭｘで一定となり、第１の周波数可変回路２か
ら出力されるパルス信号Ｐｏの周波数ｆ、 もｆｏｌ
で一定となる。
ータＭはＭｘで一定となり、第１の周波数可変回路２か
ら出力されるパルス信号Ｐｏの周波数ｆ、 もｆｏｌ
で一定となる。
次に、所定のタイミングで周波数可変率データ設定レジ
スタ４に書き込んだ第２の周波数可変率データＱ Ｔ
ｘ を、第２図に示すように減速度を示す傾きβ（−
、、−ｘｂ口りと）を得るのに必要な周τ２ 波数ｆ ｍ ｙ のパルス信号Ｐｍ、 を形成する
ための第２の周波数可変率データＱＴ ｙ （ＱＴ ｙ
＞ ＱＴ ｘ＞に書き換えると共に、目標データ設定
レジスタ７に書き込んだ目標データＱＭエ を、パルス
信号Ｐ。
スタ４に書き込んだ第２の周波数可変率データＱ Ｔ
ｘ を、第２図に示すように減速度を示す傾きβ（−
、、−ｘｂ口りと）を得るのに必要な周τ２ 波数ｆ ｍ ｙ のパルス信号Ｐｍ、 を形成する
ための第２の周波数可変率データＱＴ ｙ （ＱＴ ｙ
＞ ＱＴ ｘ＞に書き換えると共に、目標データ設定
レジスタ７に書き込んだ目標データＱＭエ を、パルス
信号Ｐ。
の周波数ｆ、がｆｏ２となるために必要な第１の周波数
可変率データＭ、と等しい目標データＱＭＶ（ＱＭｙ＜
ＱＭ□）に書き換える。
可変率データＭ、と等しい目標データＱＭＶ（ＱＭｙ＜
ＱＭ□）に書き換える。
すると、比較回路６は、Ｍよ＞ＱＭＹであるから第３の
信号Ｃに代って第２の信号すをＭがＭ。
信号Ｃに代って第２の信号すをＭがＭ。
（−ＱＭｙ）となるまで出力するので、可逆カウンタ回
路５のダウンカウント端子ＤＮには、第２の周波数可変
回路３かものパルス信号Ｐｍｙ（ｆｍｙ）がＡＮＤ回路
Ｇｌ、Ｇ３を介して入力される。
路５のダウンカウント端子ＤＮには、第２の周波数可変
回路３かものパルス信号Ｐｍｙ（ｆｍｙ）がＡＮＤ回路
Ｇｌ、Ｇ３を介して入力される。
そのため、可逆カウンタ回路５から出力される第１の周
波数可変率データＭは、Ｍよから１／ｆｍ ｙの周期で
減少し、それによって第１の周波数可変回路２から出力
されるパルス信号ＰＯの周波数ｆＯは、第２図に示すよ
うに傾きβで減少していく。
波数可変率データＭは、Ｍよから１／ｆｍ ｙの周期で
減少し、それによって第１の周波数可変回路２から出力
されるパルス信号ＰＯの周波数ｆＯは、第２図に示すよ
うに傾きβで減少していく。
そして、可逆カウンタ回路５の計数データであの第１の
周波数可変率データＭがＭ ｙ （−ＱＭｙ ）となる
と、比較回路６は直ちに第３の信号Ｃを出力してＡＮＤ
回路Ｇ１を閉じるので、ノくルス信号Ｐｌｎｙ か遮
断される。
周波数可変率データＭがＭ ｙ （−ＱＭｙ ）となる
と、比較回路６は直ちに第３の信号Ｃを出力してＡＮＤ
回路Ｇ１を閉じるので、ノくルス信号Ｐｌｎｙ か遮
断される。
そのため、可逆カウンタ回路５の第１の周波数可変率デ
ータＭは町で一定となり、第１の周波数可変回路２から
出力されるパルス信号ＰＯの周波数ｆ、 もｆｏ２で
一定となる。
ータＭは町で一定となり、第１の周波数可変回路２から
出力されるパルス信号ＰＯの周波数ｆ、 もｆｏ２で
一定となる。
したがって、上記のように周波数を可変されるパルス信
号Ｐｏを例えばパルスモータに入力すれば、そのパルス
モータの速度を第２図に示すような速度パターンで制御
できる。なおりＣモータの速度制御を行なう場合には、
ノクルス信号ＰＯをＦハ 変換すれば良い。
号Ｐｏを例えばパルスモータに入力すれば、そのパルス
モータの速度を第２図に示すような速度パターンで制御
できる。なおりＣモータの速度制御を行なう場合には、
ノクルス信号ＰＯをＦハ 変換すれば良い。
また、上記実施例では、第１．第２の周波数可変回路２
，６として、シンクロナス−ｎビット・バイナリ・レイ
ト・マルチプレイヤを用いた例に就て述べたか、これに
限るものではなく、例えばプログラマブルｌ／Ｎ カ
ウンタ（分周器）を用いても略同様に実施できる。但し
、その場合、ｆｏ −′＊ｆｃの関係が成り立ち、Ｎ＝
峙段設定ることができないため、パルス信号ＰＯの周波
数ｆ、をゼロから連続的に”立上らせることができない
ことを考慮する必要がある。
，６として、シンクロナス−ｎビット・バイナリ・レイ
ト・マルチプレイヤを用いた例に就て述べたか、これに
限るものではなく、例えばプログラマブルｌ／Ｎ カ
ウンタ（分周器）を用いても略同様に実施できる。但し
、その場合、ｆｏ −′＊ｆｃの関係が成り立ち、Ｎ＝
峙段設定ることができないため、パルス信号ＰＯの周波
数ｆ、をゼロから連続的に”立上らせることができない
ことを考慮する必要がある。
また、プログラマブル１／Ｎカウンタを用いた場合、パ
ルス信号Ｐ、のパルス幅が変化するので、パルスモータ
を駆動する場合、パルス幅を一定にする回路が必要であ
る。
ルス信号Ｐ、のパルス幅が変化するので、パルスモータ
を駆動する場合、パルス幅を一定にする回路が必要であ
る。
以上説明したように、この発明によるノ（ルス周波数可
変回路にあっては、パルス信号の周波数を任意に可変し
得ると共に、その可変率も変化させ得るので、例えばパ
ルスモータを実装した駆動系の速度制御に好適である。
変回路にあっては、パルス信号の周波数を任意に可変し
得ると共に、その可変率も変化させ得るので、例えばパ
ルスモータを実装した駆動系の速度制御に好適である。
第１図は、この発明の一実施例を示すブロック構成図、
第２図は、第１図の動作説明に供する線図である。
Claims (1)
- １一定周波数の基準パルス信号を発生する基準パルス信
号発生回路と、この基準パルス信号発生回路からの基準
パルス信号の周波数を周波数可変率データに基づいて可
変する第１の周波数可変回路と、前記基準パルス信号を
設定した所定の周波数に可変する第２の周波数可変回路
と、この第２の周波数可変回路からの所定周波数のパル
ス信号を計数してその計数データを周波数可変率データ
として前記第１の周波数可変回路に出力する可逆カウン
タ回路と、この可逆カウンタ回路の計数データと予め設
定した目標データとを比較して、計数データが目標デー
タより小さい時第１の信号を、計数データが目標データ
より犬き℃・時第２の信号を、両者が等しい時第３の信
号を夫々出力する比較回路と、この比較回路から第１の
信号が出力されて（・る時前記第２の周波数可変回路か
らのパルス信号を前記可逆カウンタ回路のアップカウン
ト端子に、第２の信号が出力されている時前記パルス信
号を前記可逆カウンタ回路のダウンカウント端子に夫々
入力すると共に、第３の信号が出力されている時前記パ
ルス信号を遮断するゲート回路とによって構成したこと
を特徴とするパルス周波数可変回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12305781A JPS5824904A (ja) | 1981-08-07 | 1981-08-07 | パルス周波数可変回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12305781A JPS5824904A (ja) | 1981-08-07 | 1981-08-07 | パルス周波数可変回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5824904A true JPS5824904A (ja) | 1983-02-15 |
Family
ID=14851124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12305781A Pending JPS5824904A (ja) | 1981-08-07 | 1981-08-07 | パルス周波数可変回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5824904A (ja) |
-
1981
- 1981-08-07 JP JP12305781A patent/JPS5824904A/ja active Pending
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