JPS5824948A - オペランドのアドレス指定方法 - Google Patents
オペランドのアドレス指定方法Info
- Publication number
- JPS5824948A JPS5824948A JP12192381A JP12192381A JPS5824948A JP S5824948 A JPS5824948 A JP S5824948A JP 12192381 A JP12192381 A JP 12192381A JP 12192381 A JP12192381 A JP 12192381A JP S5824948 A JPS5824948 A JP S5824948A
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- JP
- Japan
- Prior art keywords
- instruction
- operand
- address
- program
- execution
- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、コンピュータ制御において用いられるオペラ
ンｒのアＶレス指定方法ＷＣｒｌｌシ、’ｌ！ｆに一つ
のプログラム中で頻繁に用いられる命令に含まれるオペ
ランｒのア「レス指定方法に関する。
ンｒのアＶレス指定方法ＷＣｒｌｌシ、’ｌ！ｆに一つ
のプログラム中で頻繁に用いられる命令に含まれるオペ
ランｒのア「レス指定方法に関する。
最近、種々の機器をコンピュータで制御することが広く
行なわれている。
行なわれている。
第１図は、このようなコンピュータ制御の概略構成を示
すゾロツク図で、１はＣ！ＰＵ （中央処理装置）、２
はＲＯＭ （リーｙオンリー・メモリ）、３ｄＲムＭ（
ランダムアクセス・メそり）、４Ｆｉ入力ポート、５は
出力ポートである。
すゾロツク図で、１はＣ！ＰＵ （中央処理装置）、２
はＲＯＭ （リーｙオンリー・メモリ）、３ｄＲムＭ（
ランダムアクセス・メそり）、４Ｆｉ入力ポート、５は
出力ポートである。
また、６は前記０ＰＵ１、ＲＯＭ２、ＲＡＭ３、入力ポ
ート４および出力＆−）５を相互に接続する共通パス、
１０は入力＆−）４および出力ポート５を介してコンピ
ュータ部（ＯＰＵｌ、ＲＯＭ２、ＲＡＭ３等）Ｋ接続さ
れ九被制御機器本体である。
ート４および出力＆−）５を相互に接続する共通パス、
１０は入力＆−）４および出力ポート５を介してコンピ
ュータ部（ＯＰＵｌ、ＲＯＭ２、ＲＡＭ３等）Ｋ接続さ
れ九被制御機器本体である。
このような構成において、機器のコンピユー タ制御を
行なう場合のゾログラムは、予めＲＯＭＫ記憶されてお
９、適宜に読出して制御を実行するのが普通である。
行なう場合のゾログラムは、予めＲＯＭＫ記憶されてお
９、適宜に読出して制御を実行するのが普通である。
そして、機器制御に際しては、例えば、被制御機器の種
々の入力端の状態を入力ボートから読込んだ）、反対に
、機器の各部へ出力ボートから出力して該当出力端を動
作させたりすることが不可欠である。
々の入力端の状態を入力ボートから読込んだ）、反対に
、機器の各部へ出力ボートから出力して該当出力端を動
作させたりすることが不可欠である。
このため和、従来はそれぞれの入力端および出力端につ
いて、入力および出力を行なうためのプログラムをＲＯ
Ｍ内に記憶していた。
いて、入力および出力を行なうためのプログラムをＲＯ
Ｍ内に記憶していた。
すなわち、例えば、入力端がφ００からすｙｙまである
と仮定すると、それぞれの入力端について、ＯＰコード
１工Ｈｅ（読込み）、オペランド°入力端番号’（ｏｏ
〜］Ｐν）および、読込み（入力）完了後の戻シ先”Ｒ
１丁１を、第１表のよう［ＲＯＭ内に記憶していた。
と仮定すると、それぞれの入力端について、ＯＰコード
１工Ｈｅ（読込み）、オペランド°入力端番号’（ｏｏ
〜］Ｐν）および、読込み（入力）完了後の戻シ先”Ｒ
１丁１を、第１表のよう［ＲＯＭ内に記憶していた。
ヤして、・ｆ拳グ２春の進行にしたがって、必要になつ
九ときに、その都度、これらのプログラムを呼び出して
（ｔたは、分岐して）、入力の読込みを行なっていた。
九ときに、その都度、これらのプログラムを呼び出して
（ｔたは、分岐して）、入力の読込みを行なっていた。
したがって、被制御機器が大型化、複雑化し、第１表
工Ｎ ００
ＲＩＯ？
ＸＭ （Ｎ
Ｒ１ｆ丁
ＩＮ ０２
ＲＢτ
ＩＮ ＦＦ
ＲＥテ
入力端や出力端の数が大きくなると、入力や出力を実行
するためのプログラムのステップが非常に多くなる。こ
のために、プログラムが長大 化し、これ（伴なってＲ
ＯＭの必要容量も大きくなるという欠点がある。
するためのプログラムのステップが非常に多くなる。こ
のために、プログラムが長大 化し、これ（伴なってＲ
ＯＭの必要容量も大きくなるという欠点がある。
本発明の目的は、前述のような欠点を改善し、ＲＯＭの
必要容量を低減したオペランｒのアＰレス指定方法を提
供することにある。
必要容量を低減したオペランｒのアＰレス指定方法を提
供することにある。
前記目的を達成するために、本発明においては、１ｉＱ
ｌｌのオペレージ璽ンコーｒがくり返し頻繁にあられれ
ることに着目し、ＲＡＭ内にオペレーションコード（以
下、ＯＰコードと略する）、オ（ランｒ、およびその命
令実行後の戻り先（行先）を記憶する念めの領域を設定
しておき、ＲＯＭ内に記憶されているプログラムの実行
中和、必要があるときは、命令の０Ｐｊ−ド、オペラン
−およびその命令を実行した後の戻シ先（行先）を、Ｒ
ＡＭ内の前記領域に書き込み、さらに必要があるときは
、オペランドおよび／または戻り先を書き換えて、変更
できるようにしている。
ｌｌのオペレージ璽ンコーｒがくり返し頻繁にあられれ
ることに着目し、ＲＡＭ内にオペレーションコード（以
下、ＯＰコードと略する）、オ（ランｒ、およびその命
令実行後の戻り先（行先）を記憶する念めの領域を設定
しておき、ＲＯＭ内に記憶されているプログラムの実行
中和、必要があるときは、命令の０Ｐｊ−ド、オペラン
−およびその命令を実行した後の戻シ先（行先）を、Ｒ
ＡＭ内の前記領域に書き込み、さらに必要があるときは
、オペランドおよび／または戻り先を書き換えて、変更
できるようにしている。
つぎに、第２図を参照して、本発明の一実施例を説明す
る。
る。
第２図の（Ａ）は、ＲＯＭ２内に記憶されたプログラム
の一部を示し、第２図の（Ｂ）はＲＡＭ５内における記
憶領域指定の一例を示す。また、実線はデータの移し替
えを示し、点線はプログラムの分岐および復帰を示して
いる。
の一部を示し、第２図の（Ｂ）はＲＡＭ５内における記
憶領域指定の一例を示す。また、実線はデータの移し替
えを示し、点線はプログラムの分岐および復帰を示して
いる。
まｆ、ＲＯＭ２内のゾログラムステップ１００１によっ
て、入力−この例ではＯＰコードｅ ｐ Ｂ ＊（読込
み）−をムレゾスタに記憶する。プログラムステップ１
００２によって、ムレジスタの内容−すなわち、ｏｐコ
ードＩＤＢ＠（読込み）−をＲＡＭＢ内の０ＦＯＯＤ１
番地に書き込む。
て、入力−この例ではＯＰコードｅ ｐ Ｂ ＊（読込
み）−をムレゾスタに記憶する。プログラムステップ１
００２によって、ムレジスタの内容−すなわち、ｏｐコ
ードＩＤＢ＠（読込み）−をＲＡＭＢ内の０ＦＯＯＤ１
番地に書き込む。
プログラムステップ１００３によって、前記ＯＦコード
＠ｐ Ｂ ＠で指定された演算を実行した後に戻るべき
番地−この例ではＩＱ９＠をムレジスタに記憶する。ゾ
ログラムステップ１００４によって、ムレジスタの内容
−すなわち、演算実行後の戻り先番地−この例ではｌＱ
９１−を（ＯＦＯＯＤ！＋２）番地に書き込へ 以上（よって、ＲＡＭ５内の特定領域にＯＰコーＰおよ
びその命令実行後の戻り先が記憶された。
＠ｐ Ｂ ＠で指定された演算を実行した後に戻るべき
番地−この例ではＩＱ９＠をムレジスタに記憶する。ゾ
ログラムステップ１００４によって、ムレジスタの内容
−すなわち、演算実行後の戻り先番地−この例ではｌＱ
９１−を（ＯＦＯＯＤ！＋２）番地に書き込へ 以上（よって、ＲＡＭ５内の特定領域にＯＰコーＰおよ
びその命令実行後の戻り先が記憶された。
すなわち、ＯＰコードで指定された演算の対象となるオ
ペラ／Ｐが複数個ある場合の、オペランドの指定、変更
等をＲＡＭｊ上で実行するための、準備が完了したこと
になる。
ペラ／Ｐが複数個ある場合の、オペランドの指定、変更
等をＲＡＭｊ上で実行するための、準備が完了したこと
になる。
プログラムが進行してステップ２００１に来たとき、Ｂ
レジスタＫＦｉ、それまでの処理によって、信号を読込
むべき入力端の番号（例えば０１）が記憶サレテ１．−
ｂるとする。！ログラムステッ７’２００１により、Ｂ
レジスタの内容−すなわち、信号を読込むべき入力端番
号（０１）−をＡレジスタに転送する。
レジスタＫＦｉ、それまでの処理によって、信号を読込
むべき入力端の番号（例えば０１）が記憶サレテ１．−
ｂるとする。！ログラムステッ７’２００１により、Ｂ
レジスタの内容−すなわち、信号を読込むべき入力端番
号（０１）−をＡレジスタに転送する。
プログラムステップ２００２ Ｋよって、ムレジスタの
内容（すなわち、入力端番号０１）を、ＲＡＭ３内の０
ＦＲＮＩ）番地に書き込む。そして、つぎのプログラム
ステップ２００５ Ｋより、演算処理をＲＡ Ｍ ３’
内の０ＰＣＯＤＥ番地に分岐させる。
内容（すなわち、入力端番号０１）を、ＲＡＭ３内の０
ＦＲＮＩ）番地に書き込む。そして、つぎのプログラム
ステップ２００５ Ｋより、演算処理をＲＡ Ｍ ３’
内の０ＰＣＯＤＥ番地に分岐させる。
いま、ＲＡＭ３内の０ＦＯＯＤＩｅ番地＃Ｃは、０ｒ−
３ｆ １７）３３ ＠ （読込み）が記憶されているの
で、後続の０ＰＲＮＤ 番地のデータで指定された番号
０１０入力端の信号が読込まれも この処理が終ルト、
次の（ＯＦＯＯＤＩ！ｅ＋２）番地ｆ）−Ｆ”−ｆｉ
’（！９”にしたがい、プログラムＦｉＲＯＭＺ内のス
テップ２００４へ復帰する。
３ｆ １７）３３ ＠ （読込み）が記憶されているの
で、後続の０ＰＲＮＤ 番地のデータで指定された番号
０１０入力端の信号が読込まれも この処理が終ルト、
次の（ＯＦＯＯＤＩ！ｅ＋２）番地ｆ）−Ｆ”−ｆｉ
’（！９”にしたがい、プログラムＦｉＲＯＭＺ内のス
テップ２００４へ復帰する。
さらに、処ｆ！！！が過んで、プログラムステップ３０
０１ に来たとき、Ｂレジスタには、信号を読込むべき
他の入力端の番号（例えば、０７）が記憶されてい九と
する。このときは、プログラムステップ３００１により
、”レジスタの内容−すなわち、信号を読込むべき入力
端番号（０７）−をムレジスタに転送する。
０１ に来たとき、Ｂレジスタには、信号を読込むべき
他の入力端の番号（例えば、０７）が記憶されてい九と
する。このときは、プログラムステップ３００１により
、”レジスタの内容−すなわち、信号を読込むべき入力
端番号（０７）−をムレジスタに転送する。
りぎのプログラムステップ５００２によって、前述と同
様に、ムレジスタの内容−入力端番号（０７）を、ＲＡ
Ｍｇｌ内の０ＰＲＨＤ 番地に記憶させる。そして、プ
ログラムステラｆ５００５によって、演算処理をＲＡＭ
３内の０ＦＣＯＤＥ番地に分岐させる。
様に、ムレジスタの内容−入力端番号（０７）を、ＲＡ
Ｍｇｌ内の０ＰＲＨＤ 番地に記憶させる。そして、プ
ログラムステラｆ５００５によって、演算処理をＲＡＭ
３内の０ＦＣＯＤＥ番地に分岐させる。
これによって、前述と同様にして、ｅ０７の入力端から
の信号が読込まれ、プログラムは、ＲＡＭ５内の（ｏｐ
ｃｏｎ罵＋２）番地で指定され九ところへ復帰する。
の信号が読込まれ、プログラムは、ＲＡＭ５内の（ｏｐ
ｃｏｎ罵＋２）番地で指定され九ところへ復帰する。
なお、前述の例では、命令の共通するオペランＰ（入力
端番号）を、ＲＯＭ内のプログラムによって直接指定す
る例について述べたが、厩にＲＡＭ内に記憶されてい九
オペランドを基準にして、これとある関係（あるオペラ
ンＰ（例えば、記憶されである入力番号Ｋｌｆｌｙ定数
を加減算した番号の入力端）をＲＡＭ内のＯＰＲＭＤ番
地に配憶させて、アｒレス指定を行なりようにすること
もできる。
端番号）を、ＲＯＭ内のプログラムによって直接指定す
る例について述べたが、厩にＲＡＭ内に記憶されてい九
オペランドを基準にして、これとある関係（あるオペラ
ンＰ（例えば、記憶されである入力番号Ｋｌｆｌｙ定数
を加減算した番号の入力端）をＲＡＭ内のＯＰＲＭＤ番
地に配憶させて、アｒレス指定を行なりようにすること
もできる。
さらに、オペラン？のみでなく、その命令実行後の戻り
先を変更することもできる仁とは明らかであろう。
先を変更することもできる仁とは明らかであろう。
また、本発明を適用するＯＰコーｒの種類は、「胱込み
」に限外るものではなく、出力命令等のその他のＯＰコ
ードについても、同様に適用できるものである。
」に限外るものではなく、出力命令等のその他のＯＰコ
ードについても、同様に適用できるものである。
以上の説明から明らかなように１本発明によれば、ＯＰ
ココ−、オペランＰおよび前記ＯＦコーーで指定された
命令奥行後のＭシ先を、プロ・ｓグラムによってＲＡＭ
内の領域に指定された番地（記憶させ、かつその中のオ
ペランドおよび／または命令実行後の戻夛先を、ＲＯＭ
内のプログラムによって適宜に変更できるよう和したの
で、多数のオペランｒＫ、対する同種のＯＰコーＶ中戻
り先をＲＯＭ内のプログラム（準備する必要がなくなシ
、プログラムの長大！＝・化と複雑化が防止され、プロ
グラムが占めるＲＯＭの容量を小さくすることができる
という利点を生ずる。
ココ−、オペランＰおよび前記ＯＦコーーで指定された
命令奥行後のＭシ先を、プロ・ｓグラムによってＲＡＭ
内の領域に指定された番地（記憶させ、かつその中のオ
ペランドおよび／または命令実行後の戻夛先を、ＲＯＭ
内のプログラムによって適宜に変更できるよう和したの
で、多数のオペランｒＫ、対する同種のＯＰコーＶ中戻
り先をＲＯＭ内のプログラム（準備する必要がなくなシ
、プログラムの長大！＝・化と複雑化が防止され、プロ
グラムが占めるＲＯＭの容量を小さくすることができる
という利点を生ずる。
第１図は、コンピュータ制御の概略構成を示すゾロツク
図、第２図は本発明の一実施例におけるＲＯＭ内のプロ
グラムおよびＲＡＭ内の記録領域設定の一例を示す概念
図である。 １・・・（！ＰＵ、、２−・・ＲＯＭ、３０．、ＲＡＭ
、４・・、入力ボート、５・・・出カポ−）、ｔＯ−、
−被制御機器本体 代理人 弁理士 平木 道人 外１名
図、第２図は本発明の一実施例におけるＲＯＭ内のプロ
グラムおよびＲＡＭ内の記録領域設定の一例を示す概念
図である。 １・・・（！ＰＵ、、２−・・ＲＯＭ、３０．、ＲＡＭ
、４・・、入力ボート、５・・・出カポ−）、ｔＯ−、
−被制御機器本体 代理人 弁理士 平木 道人 外１名
Claims (1)
- （１） 中央処理装置、リーｒオンリーメモリ、ラン
ダムアクセスメモリ、およびこれら相互を接続する共通
パスよりなるコンピュータ部に、入力ポートおよび出力
ポートを介して被制御機器本体を接続し、被制御機器の
動作をコンピュータ部によって制御する場合の、オペラ
ンＰのアドレス指定方法であって、ある命令のオペレー
ションコーｒ１オペランドおよびその命令実行後の戻り
先を記憶するための領域を、ＲＡＭ１ｌｑ［設け、ＲＯ
Ｍに記憶されているゾログラムによシ、前記領域に、当
該命令のオペレーションコーｒ１オペランｙｓｐｚびそ
の命令実行後の戻り先を書き込み、かつ前記オペランｒ
をプログラムによって変更できるようにしたことを特徴
とするオペランドのアドレス指定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12192381A JPS5824948A (ja) | 1981-08-05 | 1981-08-05 | オペランドのアドレス指定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12192381A JPS5824948A (ja) | 1981-08-05 | 1981-08-05 | オペランドのアドレス指定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5824948A true JPS5824948A (ja) | 1983-02-15 |
| JPS645333B2 JPS645333B2 (ja) | 1989-01-30 |
Family
ID=14823254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12192381A Granted JPS5824948A (ja) | 1981-08-05 | 1981-08-05 | オペランドのアドレス指定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5824948A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54163642A (en) * | 1978-06-15 | 1979-12-26 | Mitsubishi Electric Corp | Subroutine control system |
-
1981
- 1981-08-05 JP JP12192381A patent/JPS5824948A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54163642A (en) * | 1978-06-15 | 1979-12-26 | Mitsubishi Electric Corp | Subroutine control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS645333B2 (ja) | 1989-01-30 |
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