JPS5826214B2 - アナログ−デイジタルヘンカンキ - Google Patents

Description

【発明の詳細な説明】 本発明はアナログ−ディジタル変換器（以下Ａ−Ｄ変換
器とする）、特に回路構成の簡単なＡ−Ｄ変換器に関す
る。

従来、Ａ−Ｄ変換器のＡ−Ｄ変換方式としては、時間と
共に漸増するアナログ量を出力するミラー積分器等から
のアナログ量と、変換すべきアナログ量とを比較し、該
両アナログ量が一致するまでのパルス発振器からのパル
ス数をカウントすることにより、アナログ量をディジタ
ル量に変換する積分方式、或はまず、或所定の重みを付
されたディジタル量を、ディジタル−アナログ変換器（
以下Ｄ−Ａ変換器とする）に与え、該変換器からのアナ
ログ量と変換されるべきアナログ量とを比較し、Ｄ−Ａ
変較器からのアナログ量が被変換アナログ量より小さな
アナログ値の時は、Ｄ−Ａ変換器に印加したディジタル
量をＤ−Ａ変換器に置数し、一方Ｄ−Ａ変換器からのア
ナログ量が被変換アナログ量より大きなアナログ量の時
は、Ｄ−Ａ変換器に印加したディジタル量をリセットし
、この比較過程を繰返すことによりアナログ量をディジ
タル量に変換する逐次近似方式等が知られている。

しかしながら前者の方式を用てたＡ−Ｄ変換器にあって
は、ミラー積分器等のアナログ回路を高速並びに高精度
に適するような回路構成とすることは困難であり、従っ
てＡ−Ｄ変換器の変換速度、変換精度が悪いという欠点
を有し、また後者の方式を用いたＡ−Ｄ変換器にあって
は、積分方式に比し、変換速度並びに変換精度は充分向
上しているものの、この場合には、 仮に置数したディジタル量をアナログ量比較器の比較出
力に応じてセット或はリセットするためのセットリセッ
ト回路をＤ−Ａ変較器を構成するＡ−Ｄ変換器のシフト
レジスタの各ビット毎に設ける必要があり、Ｄ−Ａ変換
器の容量、即ちシフトレジスターのビット数が多くなれ
ばなる程、回路構成は複雑となり、極めてコストの高い
ものとなっていた。

本発明の目的とする処は、上記従来装置の欠点を除去し
高速度、高精度のＡ−Ｄ変換を行なうことができ、また
、極めて回路構成の簡単なＡ−Ｄ変換器を提供せんとす
るものであり、さらに詳３するならばＤ−Ａ変換器の基
準アナログ量出力と被変換アナログ量とを比較器によっ
て比較することにより被変換アナログ量をディジタル量
に変換するＡ−Ｄ変換器において、Ｄ−Ａ変換器のディ
ジタル量を記憶するシフトレジスタの入出力端ニ帰還路
を設け、該レジスタ内の情報をクロックパルスに応じて
循還させると共に、前記比較器出力に応じて前記レジス
タ内の情報をセット或はリセットするセット・リセット
手段を前記帰還路内に１つ設け、クロックパルスにより
制御されるタイミング信号による前記レジスタの所定の
ビットにディジタル量を置数し、該ディジタル量に対応
するアナログ出力と被変換アナログ量とを比較すると共
に、循還するディジタル量を比較出力に応じてセット・
リセット手段によりセット或はリセットすることにより
アナログ量をディジタル量に変換するＡ−Ｄ変換器を提
供せんとするものである。

以下図面を参照して本発明のＡ−Ｄ変換器を詳細に説明
する。

第１図は、本発明に係るＡ−Ｄ変換器の一実施例を例示
する回路接続図で、本発明をカメラのＡ−Ｄ変換器とし
て用いた絡を示すものである。

図において、１は光量を光電流に変換する光電変換手段
で、例えば硫化カドミニウム（ｃｄｓとする）、シリコ
ンブルーセル（ＳＢＣとする）等の受光素子単独或は演
算増幅器との組合せ等により構成される。

２は、前記手段１からの被変換アナログ量と後述のＤ−
Ａ変換器からの基準アナログ量とを比較する比較器で、
たとえば演算増幅器により構成される。

３は４進のカウンタで、インバータ３１．３２，３３，
３４、アンド回路３５、Ｄ型フリップフロップ（以下Ｆ
Ｆとする）回路３６，３７，３８を有しており、クロッ
クパルスが前記各ＦＦ回路の端子ＣＰに印加されると、
第２図示のＴ４に示すようなタイミング信号が出力され
る。

４は８進のカウンタで、エクスクル−シブオア回路４１
．４２，４３、アンド回路４４，４５、ＦＦ回路４６，
４７，４８を有しており、前記カウンタ３よりの出力信
号Ｔ４が入力されると、第２図示のＣＴ１ 、ＣＴ２
、ＣＴ４の様な信号を発生する。

５は前記カウンタ４の出力信号をデコードするデコーダ
で、たとえばダイオードマｔ−ＩＪソックにより構成さ
れており、この図において、デコード出力ＡＣ８Ｉは信
号ＣＴ２ 、ＣＴ４、測光開始信号記憶用ＦＦ回路６の
出力が論理値ｔｔ １ｐｙ （以下この場合ｔｔ １ｎ
のみを記す）の時、ｔｔ 、 ｎが出力される様、構成
されている。

７は比較器２の出力を所定時間記憶するＦＦ回路、８は
、Ｄ−Ａ変換器の入力回路を構成するシフトレジスタで
、ＦＦ回路８１，８２，８３，８４を有しており、その
出力端８Ａは、該レジスタ内のディジタル量をセット或
はリセットするセット・リセット回路９のアンド回路９
１の入力端の一方に接続されている。

セット・リセット回路９は更にオアー回路９２を有し、
その出力端はシフトレジスタ８の最上術のＦＦ回路８１
の入力端の１つに接続されている。

尚前記シフトレジスタ８の各ＦＦ回路のクロックパルス
端子ＣＰはクロックパルス発振器（不図示）の出力端に
接続されており、該レジスタに置数されているデータは
クロックパルスに同期して次々に各ＦＦ回路をシフトす
るように構成される。

１０はＤ−Ａ変換器で、前記シフトレジスタ８のディジ
タル量をアナログ的な電気量に変換する。

該回路はたとえば梯子型に接続した抵抗等により構成さ
れる。

１２はアンド回路で、その一方の入刃端１２ａはインバ
ータの出力に接続され、また他方の入力端はオア回路１
３の出力端並びにアンド回路（無香）の入力端に接続さ
れる。

これら２つのアンド回路並ひにインバータＦＦ回路４６
からの信号ＣＴ１に同期してオア回路１３からのセット
パルスをまずレジスタ８の最上位桁８１に供給し、次の
タイミングでセットリセット回路９のアンド回路９１を
作動させる。

つぎに上記構成に係わる変換器の動作について第１、第
２図を用いて説明すると、たとえば測光開始信号がオア
回路に与えられると、該信号はＦＦ回路６に記憶される
。

またカウンタ４は出力信号ＣＴ１の出力がパ０”の時に
はアンド回路１２の入力端１２ａは７゛１′″となり、
この時カウンタ３より出力信号Ｔ４が出力されると、オ
ア回路１３の出力はパ１”となるからアンド回路１２の
出力は１”となり、シフトレジスタ８のＦＦ回路８１に
はセット・リセット回路のオア回路９２を介して、１”
が与えられる。

この時、シフトレジスタ８の内容は第２図示のＡ４１
Ａ３ ＨＡ２． Ａ１に示すように” １０００ ”と
なる。

このディジタル情報は端子ＣＰより入力されるクロック
パルスにより順次シフトされると共に、出力回路１０に
よりアナログ量に変換される。

このアナログ量に変換されたディジタル量は比較器２に
より光電変換手段１よりの出力と比較される。

今、タイミング信号Ｔ４に同期して比較命令信号Ｓ−Ｃ
ＯＭＰがアンド回路１４から出力され。

モして光電変換手段よりの出力がディジタル値で” １
０１１ ’″の値を持つものとすると、Ｄ−Ａ変換器よ
りの基準アナログ量はディジタル値で” １０００”で
あるので比較器２からは°Ｏ″が出力される。

該比較信号はＦＦ回路ＩにＯ”として記憶される。

タイミング信号Ｔ４に同期して比較命令信号Ｓ−ＣＯＭ
Ｐがアンド回路１４から出力された場合であっても、Ｆ
Ｆ回路の出力状態は第２図示のＤ−ＣＯＭＰに示される
様にゝ′０”を保持する。

従ってセット・リセット回路のアンド回路９１には１′
″が与えられるので、信号ＣＴがｔ１”の時にクロック
パルスにより循還してきたディジタル量はリセットされ
ることなく再びシフトレジスタに与えられる。

その後Ｔ３に同期して、アンド回路１２から１″がシフ
トレジスタ８に与えられると、第２図示のｔｌの時間に
各ＦＦ回路８１゜８２．８３，８４の内容は” １１０
０″′となる。

このディジタル量は前述した様に出力回路１０によりア
ナログ量に変換され、比較器２により再び被変換アナロ
グ量と比較される。

この場合出力回路１０の出力は被変換アナログ量より犬
であるから、比較器２の出力はｔｔ １ｎとなり、ＦＦ
回路７の出力は第２図示のＤ−ＣＯＭＰの様になる。

これによりセット・リセット回路９のアンド回路９１の
入力端には時間ｔ２の間、ｔｔＯ”が与えられる。

従って信号ＣＴが１′１”の時、信号Ｔ２に同期してレ
ジスタ８に与えられたディジタル量はリセットされて、
時間ｔ２０においてはレジスタの内容は’１０００’″
となる。

その後信号Ｔ２に同期してレジスタ８には再び１′″が
与えられるので、レジスタ８の内容は” １０１０ ”
となる。

この情報は再び出力回路によりアナログ量に変換され比
較器２に於いて比較される。

この場合出力回路よりの基準アナログ量（ディジタル値
で” １０１０ ” ）は被変換アナログ量より小さい
値であるので、比較器２の出力はＯ”となり、この結果
、該ディジタル量” １０１０”はリセットされること
なくレジスタ８に置数される。

信号Ｔ１に同期して再びレジスタ８に１”が与えられる
と、レジスタ８の内容は第２図示の時間Ｔ３に於いて’
１０１１″′となる。

このディジタル量は前述の様に比較器２に於いて比較さ
れるが、この場合被変換アナログ量と基準アナログ量と
は等しいので、比較器２の出力は０′″となりレジスタ
８の内容はリセットされることはない。

さらにその後時間ｔ４に於いて第２図示の様に端子Ａよ
り信号Ｔ４に同期して測光終了信号が与えられるので、
ＦＦ回路６はリセットされると共にアンド回路１２の出
力も０”となる。

これによりレジスタ８の内容は’ １０１１ ”の状態
を保持してクロックパルスに応じて循還を繰返す。

すなわち、被変換アナログ量はＤ−Ａ変換器のレジスタ
８にディジタル値” １０１１ ’″として変換される
のである。

本発明に於ては、Ａ−Ｄ変換時間はレジスタ８のビット
をｎビットとすると、１ビツトのセット・リセットには
２ｎビット時間を要するので、２ｎＸｎ二２ｎ２ビット
時間（一定値） となるが、積分方式に係るＡ−Ｄ変換器に於ては、ｎビ
ットをカウントすることとなり、最大２ｎビット時間を
要する。

そしてこの変換に要する時間は、積分方式である時は、
被変換アナログ量の大小により１〜２０ビット時間の間
のいずれかとなる。

従って積分方式によるＡ−Ｄ変換器と本発明のＡ−Ｄ変
換器との変換速度を比較すると、２’−２ｎ２≧０とな
るのは、ｎ、＞７以上の時であるから、ビット数が７ビ
ツト以上の変換器を構成する時は確実に本発明のＡ−Ｄ
変換器の方がＡ−Ｄ変換に要する時間は短かくなるので
ある。

また、本発明においては変換に要する時間が被変換アナ
ログ量の大小に拘らず一定であるのに対して、積分方式
の場合は一定でない。

したがって本発明の場合はレジスタのビット数を定めれ
ば予め変換に要する時間が決定されるので、回路設計が
極めて容易となる。

更に、レジスタのビット数をどんなに増加してもセット
・リセット回路９は１つですむので回路構成は複雑とな
らず、変換器のコストを逐次近似方式の変換器に比して
安くすることができる等の効果がある。

尚該Ａ−Ｄ変換器をカウンタ、シフトレジスタ等のディ
ジタル回路を有するカメラに適用した場合には、Ａ−Ｄ
変換器のカウンタ、シフトレジスタをカメラのそれらと
共用することも可能であるので、これにより他のＡ−Ｄ
変換方式による変換器を前記ディジタルカメラに用いた
場合に比較し、カメラ装置のコストを安価とすることが
できる。

【図面の簡単な説明】

第１図は本発明のＡ−Ｄ変換器の一実施例の回路接続図
、第２図は第１図示の変換器の動作説明図、 図において、１・・・・・・光電変換手段、２・・・・
・・比較器、３，４・・・・・・カウンタ、８，１０・
・・・・・Ｄ−Ａ変換器、９・・・・・・セット、リセ
ット回路。

Claims (1)

【特許請求の範囲】
1. １ 複数の重み付けされたビットを有する循還レジスタ
   と、位相差をもって複数のタイミングパルスを発生する
   タイミングパルス発生手段と、該タイミングパルス発生
   手段からの各タイミングパルスに応答して所定時刻に前
   記レジスタにおける対応するビットに上位ビットから順
   にセットパルスを供給するセットパルス発生手段と、前
   記レジスタからのデジタル出力信号に応じたアナログ量
   を出力する為にレジスタの出力端に接続された正ム変換
   器と、セットパルスがレジスタの対応するビットに供給
   された時点の前記Ｄ−Ａ変換器の出力と被変換アナログ
   量とを比較する比較器と、該比較器出力に応答し、Ｄ−
   Ａ変換器出力が前記被変換アナログ量より小なることを
   表わす信号を前記比較器が発生した時前記レジスタを一
   巡した後のセットパルスが前記レジスタの対応するビッ
   トにセットされることを許容し、またＤ−Ａ変換器出力
   が前記被変換アナログ量より犬なることを表わす信号を
   前記比較器が発生した時前記レジスタを一巡した後のセ
   ットパルスが前記レジスタの対応するビットにセットさ
   れることを阻止するために前記レジスタの循環路中に接
   続されたセットリセット手段と、前記セットパルス発生
   手段からのセットパルスを前記レジスタの対応するビッ
   トに供給させ、ついで前記セットリセット手段を作動さ
   せる手段とを設け、セットパルスがレジスタの対応する
   ビットにセットされた際にはビットの重み付は値に応じ
   てレジスタの内容を増加せしめ、セットされない時には
   レジスタの内容を増加させない様にして被変換アナログ
   量に相応したデジタル量を前記レジスタに置数するよう
   にしたことを特徴とするＡ−Ｄ変換器。