JPH0581127A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
- Publication number
- JPH0581127A JPH0581127A JP3240749A JP24074991A JPH0581127A JP H0581127 A JPH0581127 A JP H0581127A JP 3240749 A JP3240749 A JP 3240749A JP 24074991 A JP24074991 A JP 24074991A JP H0581127 A JPH0581127 A JP H0581127A
- Authority
- JP
- Japan
- Prior art keywords
- information storage
- information
- storage units
- microprocessor
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 本発明はマイクロプロセッサに関し、実装面
積を抑えるとともに、柔軟なシステム構成が実現できる
マイクロプロセッサを提供することを目的としている。 【構成】 予め所定の情報が格納される情報格納手段
と、該情報格納手段に格納された情報に基づいて所定の
処理を行う情報処理手段と備えたマイクロプロセッサで
あって、前記情報格納手段は同一アドレス上に複数の情
報格納部を設け、該複数の情報格納部の利用情報を保持
する複数の情報保持部を設け、前記情報処理手段は、該
情報保持部の利用情報に基づいて該複数の情報格納部を
切り替え、該各情報格納部のいずれを使用するかを決定
するように構成する。
積を抑えるとともに、柔軟なシステム構成が実現できる
マイクロプロセッサを提供することを目的としている。 【構成】 予め所定の情報が格納される情報格納手段
と、該情報格納手段に格納された情報に基づいて所定の
処理を行う情報処理手段と備えたマイクロプロセッサで
あって、前記情報格納手段は同一アドレス上に複数の情
報格納部を設け、該複数の情報格納部の利用情報を保持
する複数の情報保持部を設け、前記情報処理手段は、該
情報保持部の利用情報に基づいて該複数の情報格納部を
切り替え、該各情報格納部のいずれを使用するかを決定
するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサに
係り、詳しくは、例えば、ファームウェアと呼ばれるマ
イクロプロセッサ応用回路等の分野に用いて好適な、プ
ログラム格納領域の拡張を図るマイクロプロセッサに関
する。近年、マイクロプロセッサを使用した応用装置及
び応用回路では、要求動作の複雑化に伴って、マイクロ
プロセッサを動作させるためのプログラム量がだんだん
大きくなってきている。
係り、詳しくは、例えば、ファームウェアと呼ばれるマ
イクロプロセッサ応用回路等の分野に用いて好適な、プ
ログラム格納領域の拡張を図るマイクロプロセッサに関
する。近年、マイクロプロセッサを使用した応用装置及
び応用回路では、要求動作の複雑化に伴って、マイクロ
プロセッサを動作させるためのプログラム量がだんだん
大きくなってきている。
【０００２】しかし、個々のＣＰＵ（Central Processi
ngUnit ）が管理できるメモリ空間は有限であり（例え
ば、８ビットＣＰＵの場合は６４ＫＢ）、これによっ
て、ＣＰＵに接続できるプログラム格納領域としてのＲ
ＯＭ（Read Only Memory）等のメモリの容量にも限界が
ある。そこで、大きなプログラムを動作させるためにプ
ログラム格納領域の拡張が要求されている。
ngUnit ）が管理できるメモリ空間は有限であり（例え
ば、８ビットＣＰＵの場合は６４ＫＢ）、これによっ
て、ＣＰＵに接続できるプログラム格納領域としてのＲ
ＯＭ（Read Only Memory）等のメモリの容量にも限界が
ある。そこで、大きなプログラムを動作させるためにプ
ログラム格納領域の拡張が要求されている。
【０００３】
【従来の技術】従来のこの種のマイクロプロセッサとし
ては、ＭＣＵ（Micro Controller Unit ）と呼ばれるシ
ングルチップマイクロコンピュータ（以下、ワンチップ
マイコンという）が知られている。このＭＣＵは、マイ
クロコンピュータのシステム構成として、マルチチップ
システムによって構成されたシステムを１チップ化（Ｃ
ＰＵ＋ＲＯＭ＋ＲＡＭ＋周辺）したものであり、１チッ
プ化することによって目的とするシステムに対し、部品
点数が減少し、システムコストが低減するとともに、複
数チップ間で外部信号として処理されていた信号が内部
信号となり、処理速度が向上するといったメリットがあ
る。
ては、ＭＣＵ（Micro Controller Unit ）と呼ばれるシ
ングルチップマイクロコンピュータ（以下、ワンチップ
マイコンという）が知られている。このＭＣＵは、マイ
クロコンピュータのシステム構成として、マルチチップ
システムによって構成されたシステムを１チップ化（Ｃ
ＰＵ＋ＲＯＭ＋ＲＡＭ＋周辺）したものであり、１チッ
プ化することによって目的とするシステムに対し、部品
点数が減少し、システムコストが低減するとともに、複
数チップ間で外部信号として処理されていた信号が内部
信号となり、処理速度が向上するといったメリットがあ
る。
【０００４】このようなマイクロプロセッサを使用した
応用装置及び応用回路においては、ＣＰＵに接続できる
限界の容量を越えるようなプログラムを実行するために
は、大容量のＲＡＭ（Random Access Memory）を用い
て、プログラムデータを適宜ＲＯＭからＲＡＭに転送
し、実行していた。また、大きなプログラムを動作させ
るために、ＣＰＵに接続できる限界以上の容量を持った
ＲＯＭを接続し、別の制御手段等により、ＲＯＭの切り
替えを行うことも考えられている。
応用装置及び応用回路においては、ＣＰＵに接続できる
限界の容量を越えるようなプログラムを実行するために
は、大容量のＲＡＭ（Random Access Memory）を用い
て、プログラムデータを適宜ＲＯＭからＲＡＭに転送
し、実行していた。また、大きなプログラムを動作させ
るために、ＣＰＵに接続できる限界以上の容量を持った
ＲＯＭを接続し、別の制御手段等により、ＲＯＭの切り
替えを行うことも考えられている。
【０００５】
【発明が解決しようとする課題】しかしながら、大容量
のＲＡＭを用いる従来のマイクロプロセッサにあって
は、ＲＯＭからＲＡＭにプログラムデータを転送すると
いう構成となっていたため、プログラムデータの転送に
時間がかかり、処理が遅くなるという問題点があり、ま
た、大容量のＲＡＭは実装面積が大きいため、ワンチッ
プマイコンの小型化に障害となるという問題点があっ
た。
のＲＡＭを用いる従来のマイクロプロセッサにあって
は、ＲＯＭからＲＡＭにプログラムデータを転送すると
いう構成となっていたため、プログラムデータの転送に
時間がかかり、処理が遅くなるという問題点があり、ま
た、大容量のＲＡＭは実装面積が大きいため、ワンチッ
プマイコンの小型化に障害となるという問題点があっ
た。
【０００６】一方、ＲＯＭを切り替える従来のマイクロ
プロセッサにあっては、ＲＯＭを使用するため実装面積
に関する問題はないが、ある領域のＲＯＭから異なる領
域のＲＯＭに切り替えても次に実行する番地は固定され
てままであるため、システムの柔軟性が失われてしま
い、実用的ではない。［目的］そこで本発明は、実装面
積を抑えるとともに、柔軟なシステム構成が実現できる
マイクロプロセッサを提供することを目的としている。
プロセッサにあっては、ＲＯＭを使用するため実装面積
に関する問題はないが、ある領域のＲＯＭから異なる領
域のＲＯＭに切り替えても次に実行する番地は固定され
てままであるため、システムの柔軟性が失われてしま
い、実用的ではない。［目的］そこで本発明は、実装面
積を抑えるとともに、柔軟なシステム構成が実現できる
マイクロプロセッサを提供することを目的としている。
【０００７】
【課題を解決するための手段】本発明によるマイクロプ
ロセッサは上記目的達成のため、予め所定の情報が格納
される情報格納手段と、該情報格納手段に格納された情
報に基づいて所定の処理を行う情報処理手段と備えたマ
イクロプロセッサであって、前記情報格納手段は同一ア
ドレス上に複数の情報格納部を設け、該複数の情報格納
部の利用情報を保持する複数の情報保持部を設け、前記
情報処理手段は、該情報保持部の利用情報に基づいて該
複数の情報格納部を切り替え、該各情報格納部のいずれ
を使用するかを決定するように構成している。
ロセッサは上記目的達成のため、予め所定の情報が格納
される情報格納手段と、該情報格納手段に格納された情
報に基づいて所定の処理を行う情報処理手段と備えたマ
イクロプロセッサであって、前記情報格納手段は同一ア
ドレス上に複数の情報格納部を設け、該複数の情報格納
部の利用情報を保持する複数の情報保持部を設け、前記
情報処理手段は、該情報保持部の利用情報に基づいて該
複数の情報格納部を切り替え、該各情報格納部のいずれ
を使用するかを決定するように構成している。
【０００８】なお、前記利用情報は、少なくとも前記複
数の情報格納部のいずれにアクセスするかのアクセス先
情報と、該アクセス先のどのアドレスにアクセスするか
のアドレス情報とを含むことが好ましい。
数の情報格納部のいずれにアクセスするかのアクセス先
情報と、該アクセス先のどのアドレスにアクセスするか
のアドレス情報とを含むことが好ましい。
【０００９】
【作用】本発明では、情報保持部によって保持された情
報格納部の利用情報に基づいて情報処理部によって情報
格納部の切り替えが行われるとともに、いずれの情報格
納部が使用されるかが決定される。すなわち、情報格納
手段に実装面積の小さなメモリを利用することで、シス
テムの小型化が図れ、また、利用情報中に切り替え先の
アドレス情報が参照されるため、システムの柔軟性が維
持される。
報格納部の利用情報に基づいて情報処理部によって情報
格納部の切り替えが行われるとともに、いずれの情報格
納部が使用されるかが決定される。すなわち、情報格納
手段に実装面積の小さなメモリを利用することで、シス
テムの小型化が図れ、また、利用情報中に切り替え先の
アドレス情報が参照されるため、システムの柔軟性が維
持される。
【００１０】
【実施例】以下、本発明を図面に基づいて説明する。図
１，２は本発明に係るマイクロプロセッサの一実施例を
示す図であり、図１は本実施例の全体構成を示すブロッ
ク図、図２は本実施例の要部構成を示すブロック図であ
る。
１，２は本発明に係るマイクロプロセッサの一実施例を
示す図であり、図１は本実施例の全体構成を示すブロッ
ク図、図２は本実施例の要部構成を示すブロック図であ
る。
【００１１】まず、構成を説明する。本実施例のマイク
ロプロセッサは、大別して、ＭＣＵ１、ＲＯＭ２からな
り、ＭＣＵ１は、ＣＰＵ３、ＲＡＭ４、出力ポート５か
ら構成されている。また、ＣＰＵ３内には、図２に示す
ように、制御部６、プログラムカウンタ（０）７、プロ
グラムカウンタ（１）８から構成されている。
ロプロセッサは、大別して、ＭＣＵ１、ＲＯＭ２からな
り、ＭＣＵ１は、ＣＰＵ３、ＲＡＭ４、出力ポート５か
ら構成されている。また、ＣＰＵ３内には、図２に示す
ように、制御部６、プログラムカウンタ（０）７、プロ
グラムカウンタ（１）８から構成されている。
【００１２】ＭＣＵ１は、ＣＰＵ３、ＲＡＭ４、出力ポ
ート５を１チップ化したものであり、データバス及びア
ドレスバスを介して外部に設けられたＲＯＭ２をアクセ
スするものである。ＲＯＭ２は、例えば、１２８ＫＢの
容量を持つ不揮発性メモリであり、マイクロプロセッサ
が所定の処理を行うためのプログラムデータが格納され
るものである。ちなみに、本実施例では１２８ＫＢ中の
３２ＫＢ（ページ０）がＭＣＵ１からアクセス可能であ
るとする。
ート５を１チップ化したものであり、データバス及びア
ドレスバスを介して外部に設けられたＲＯＭ２をアクセ
スするものである。ＲＯＭ２は、例えば、１２８ＫＢの
容量を持つ不揮発性メモリであり、マイクロプロセッサ
が所定の処理を行うためのプログラムデータが格納され
るものである。ちなみに、本実施例では１２８ＫＢ中の
３２ＫＢ（ページ０）がＭＣＵ１からアクセス可能であ
るとする。
【００１３】ＣＰＵ３は、例えば、８ビットの演算ユニ
ットであり、このためアクセス可能な全メモリ空間は６
４ＫＢとなっている。ＲＡＭ４は、ＣＰＵ３の演算処理
の際に利用する読み書き可能なメモリである。出力ポー
ト５は、ＣＰＵ３が任意に出力を変化させることで、Ｒ
ＯＭ２の分割されたどの領域にアクセスするかを決定す
るものである。
ットであり、このためアクセス可能な全メモリ空間は６
４ＫＢとなっている。ＲＡＭ４は、ＣＰＵ３の演算処理
の際に利用する読み書き可能なメモリである。出力ポー
ト５は、ＣＰＵ３が任意に出力を変化させることで、Ｒ
ＯＭ２の分割されたどの領域にアクセスするかを決定す
るものである。
【００１４】すなわち、ＭＰＵ１の命令により出力ポー
ト５を操作し、これをＲＯＭ２のアドレスバス上位ビッ
トに入力することで、ＲＯＭ２を理論上限界容量に分割
し、それぞれ切り替えて使用するものである。また、本
実施例ではＲＯＭ２の切替方法として、共通な切替プロ
グラムをＲＡＭ４に転送しておき、ＲＯＭ２を切り替え
る場合にはそのプログラムを実行する方法を採ってい
る。
ト５を操作し、これをＲＯＭ２のアドレスバス上位ビッ
トに入力することで、ＲＯＭ２を理論上限界容量に分割
し、それぞれ切り替えて使用するものである。また、本
実施例ではＲＯＭ２の切替方法として、共通な切替プロ
グラムをＲＡＭ４に転送しておき、ＲＯＭ２を切り替え
る場合にはそのプログラムを実行する方法を採ってい
る。
【００１５】次に作用を説明する。なお、ここではＲＯ
Ｍ２がページ０とページ１とに２分割されている場合を
例に採り説明する。まず、通常の動作において、ＭＣＵ
１によってＲＯＭ２の１２８Ｋバイトの領域内３２Ｋバ
イト（ページ０という）に格納されているプログラムが
実行される。
Ｍ２がページ０とページ１とに２分割されている場合を
例に採り説明する。まず、通常の動作において、ＭＣＵ
１によってＲＯＭ２の１２８Ｋバイトの領域内３２Ｋバ
イト（ページ０という）に格納されているプログラムが
実行される。
【００１６】ここで、ＭＣＵ１がＲＯＭ２のページ１の
領域に格納されているプログラムを実行する必要が生じ
た場合、ＭＣＵ１がＲＯＭ２のページを切り替える場合
には、ＲＯＭ２内の所定の命令により、ＲＡＭ４中のペ
ージ切替プログラムが実行される。ページ切替プログラ
ムはＭＣＵ１内蔵のＲＡＭ４上に置かれており、ＲＯＭ
２のページ切り替え動作には影響されないので、ページ
切替プログラム中でＭＣＵ１の出力ポート５が切り替え
られ、ＲＯＭ２の当該ページの実行すべき番地からプロ
グラムが実行される。 これを詳しく説明すると、ＲＯ
Ｍ２のページ切替時には、図２に示すように、制御部６
からＲＯＭ切替信号がデータバスに出力されるととも
に、プログラムカウンタの切替スイッチがページ０から
ページ１に切り替えられ、ページ１用のプログラムカウ
ンタ８に保持されたアドレスポインタに基づいてＲＯＭ
２のページ１領域がアクセスされる。
領域に格納されているプログラムを実行する必要が生じ
た場合、ＭＣＵ１がＲＯＭ２のページを切り替える場合
には、ＲＯＭ２内の所定の命令により、ＲＡＭ４中のペ
ージ切替プログラムが実行される。ページ切替プログラ
ムはＭＣＵ１内蔵のＲＡＭ４上に置かれており、ＲＯＭ
２のページ切り替え動作には影響されないので、ページ
切替プログラム中でＭＣＵ１の出力ポート５が切り替え
られ、ＲＯＭ２の当該ページの実行すべき番地からプロ
グラムが実行される。 これを詳しく説明すると、ＲＯ
Ｍ２のページ切替時には、図２に示すように、制御部６
からＲＯＭ切替信号がデータバスに出力されるととも
に、プログラムカウンタの切替スイッチがページ０から
ページ１に切り替えられ、ページ１用のプログラムカウ
ンタ８に保持されたアドレスポインタに基づいてＲＯＭ
２のページ１領域がアクセスされる。
【００１７】すなわち、図３に示すように、ＲＯＭ２の
ページ０領域のプログラムを逐次実行中に、ＲＡＭ４の
ページ切替プログラムへの移動命令がある場合（この場
合、１００番地にジャンプ）、出力ポート５によりＲＯ
Ｍ２のページ０からページ１領域に切り替えられ、予め
セットされたアドレス値（この場合、ＣＸレジスタの
値）からのプログラムが実行される。
ページ０領域のプログラムを逐次実行中に、ＲＡＭ４の
ページ切替プログラムへの移動命令がある場合（この場
合、１００番地にジャンプ）、出力ポート５によりＲＯ
Ｍ２のページ０からページ１領域に切り替えられ、予め
セットされたアドレス値（この場合、ＣＸレジスタの
値）からのプログラムが実行される。
【００１８】したがって、本実施例では、理論上複数の
ＲＯＭを適宜切り替えてプログラムデータを実行するこ
とで、プログラムデータの容量が限界容量を越えた場合
においても、限界容量以上のプログラムデータを格納で
き、また、ページ切替プログラムのサイズも小さなもの
にできる。さらに、ページ切り替え後の実行番地を自由
に選択することができ、プログラム開発が非常に楽にな
る。
ＲＯＭを適宜切り替えてプログラムデータを実行するこ
とで、プログラムデータの容量が限界容量を越えた場合
においても、限界容量以上のプログラムデータを格納で
き、また、ページ切替プログラムのサイズも小さなもの
にできる。さらに、ページ切り替え後の実行番地を自由
に選択することができ、プログラム開発が非常に楽にな
る。
【００１９】このように本実施例では、メモリ容量を大
幅に増大しつつ、デバイスの実装面積を最小限にとどめ
ることができ、マイクロプロセッサを使用した応用装置
及び応用回路の複雑な動作処理が可能となる。
幅に増大しつつ、デバイスの実装面積を最小限にとどめ
ることができ、マイクロプロセッサを使用した応用装置
及び応用回路の複雑な動作処理が可能となる。
【００２０】
【発明の効果】本発明では、情報保持部によって保持さ
れた情報格納部の利用情報に基づいて情報処理部によっ
て情報格納部の切り替えを行い、いずれの情報格納部を
使用するかが決定できる。したがって、情報格納手段に
実装面積の小さなメモリを利用することにより、システ
ムが小型化でき、また、利用情報中に切り替え先のアド
レス情報を参照できるため、柔軟なシステムを構築でき
る。
れた情報格納部の利用情報に基づいて情報処理部によっ
て情報格納部の切り替えを行い、いずれの情報格納部を
使用するかが決定できる。したがって、情報格納手段に
実装面積の小さなメモリを利用することにより、システ
ムが小型化でき、また、利用情報中に切り替え先のアド
レス情報を参照できるため、柔軟なシステムを構築でき
る。
【図１】本実施例の全体構成を示すブロック図である。
【図２】本実施例の要部構成を示すブロック図である。
【図３】本実施例の動作例を説明するための概略メモリ
マップである。
マップである。
１ ＭＣＵ ２ ＲＯＭ ３ ＣＰＵ ４ ＲＡＭ ５ 出力ポート ６ 制御部 ７ プログラムカウンタ０ ８ プログラムカウンタ１
Claims (2)
- 【請求項１】予め所定の情報が格納される情報格納手段
と、 該情報格納手段に格納された情報に基づいて所定の処理
を行う情報処理手段と備えたマイクロプロセッサであっ
て、 前記情報格納手段は同一アドレス上に複数の情報格納部
を設け、該複数の情報格納部の利用情報を保持する複数
の情報保持部を設け、 前記情報処理手段は、該情報保持部の利用情報に基づい
て該複数の情報格納部を切り替え、該各情報格納部のい
ずれを使用するかを決定することを特徴とするマイクロ
プロセッサ。 - 【請求項２】前記利用情報は、少なくとも前記複数の情
報格納部のいずれにアクセスするかのアクセス先情報
と、該アクセス先のどのアドレスにアクセスするかのア
ドレス情報とを含むことを特徴とする請求項１記載のマ
イクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240749A JPH0581127A (ja) | 1991-09-20 | 1991-09-20 | マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3240749A JPH0581127A (ja) | 1991-09-20 | 1991-09-20 | マイクロプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0581127A true JPH0581127A (ja) | 1993-04-02 |
Family
ID=17064138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3240749A Withdrawn JPH0581127A (ja) | 1991-09-20 | 1991-09-20 | マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0581127A (ja) |
-
1991
- 1991-09-20 JP JP3240749A patent/JPH0581127A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0584783A2 (en) | Method and apparatus for improved processing | |
| KR100287355B1 (ko) | 그래픽/영상을 처리하기 위한 스마트 비디오 메모리 및 그 처리 방법 | |
| JPS6027964A (ja) | メモリアクセス制御回路 | |
| JP2513462B2 (ja) | マイクロ・コンピユ−タ | |
| JPH0581127A (ja) | マイクロプロセツサ | |
| JPS5827253A (ja) | デ−タ処理装置 | |
| JP3681590B2 (ja) | データ処理装置及びデータ処理システム | |
| JPS62285152A (ja) | デ−タ処理装置 | |
| JP2004192051A (ja) | 共用端子制御装置 | |
| JP3839068B2 (ja) | 半導体集積回路装置 | |
| JPS6330658B2 (ja) | ||
| JPS63184147A (ja) | チャネル制御装置のイニシャライズ方法及びそのイニシャライズのためのシステム | |
| JPH05334233A (ja) | データ転送装置 | |
| JP2000040028A (ja) | Ｃｐｕ制御によるｄｓｐプログラム領域の拡張方式 | |
| JPS6014435B2 (ja) | 記憶装置 | |
| JP3139310B2 (ja) | ディジタル信号処理装置 | |
| JPS6043757A (ja) | １チツプのマイクロコンピユ−タ | |
| JPH0594366A (ja) | マイクロコンピユータ | |
| JPH04245556A (ja) | 命令メモリ | |
| JPH05151369A (ja) | 集積回路 | |
| JPH06175880A (ja) | 情報処理装置 | |
| JPH0784963A (ja) | Ｃｐｕを有する半導体集積回路 | |
| JPS602708B2 (ja) | 単一チツプ・コンピユ−タのアドレス指定方式 | |
| JPH0789439B2 (ja) | 半導体集積回路装置 | |
| JPH0310977B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |