JPS6022184A - 表示装置の制御方式 - Google Patents
表示装置の制御方式Info
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- JPS6022184A JPS6022184A JP58130294A JP13029483A JPS6022184A JP S6022184 A JPS6022184 A JP S6022184A JP 58130294 A JP58130294 A JP 58130294A JP 13029483 A JP13029483 A JP 13029483A JP S6022184 A JPS6022184 A JP S6022184A
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- video memory
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- split screen
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は映像メモリを複数に分割し、該分割された複数
の映像を表示画面上に同時に表示する表示装置の分割映
像をメモリラップラウンドさせて連続スクロールさせる
事に関するものである。
の映像を表示画面上に同時に表示する表示装置の分割映
像をメモリラップラウンドさせて連続スクロールさせる
事に関するものである。
′従来技術）
第１図は従来のＣＲＴ制御回路を示し、１はＣＲＴコン
トローラ、２は表示データを記憶する映像メモリ、３は
映像メモリ２から読み出されたノにラレルな表示データ
をシリアルなデータに変換しＶ Ｉ ＤＥＯ信号とする
・ぞラレル→シリアル変換器（Ｐ→Ｓ）、４は上記ＶＩ
ＤＥＯ信号送出タイミングを作シ出すドツトクロック発
生回路である。映像メモリ２内には第２図の如く表示デ
ータ“Ｉ Ａｌ１．“ｔ ３２１゜・・・ＩＩ Ｈ”が
格納されＣＲＴ画面上に分割表示される。
トローラ、２は表示データを記憶する映像メモリ、３は
映像メモリ２から読み出されたノにラレルな表示データ
をシリアルなデータに変換しＶ Ｉ ＤＥＯ信号とする
・ぞラレル→シリアル変換器（Ｐ→Ｓ）、４は上記ＶＩ
ＤＥＯ信号送出タイミングを作シ出すドツトクロック発
生回路である。映像メモリ２内には第２図の如く表示デ
ータ“Ｉ Ａｌ１．“ｔ ３２１゜・・・ＩＩ Ｈ”が
格納されＣＲＴ画面上に分割表示される。
Ｎｌ ｒ Ｎ２ Ｈ・・・Ｎｍは表示開始アドレス、ｎ
ｌ 。
ｌ 。
ｎ２ 、・・・”ｍは表示ラスター数、ｙは１ラスター
当りのアドレス数である。映像メモリ２への書込み（描
画モード）は図示せぬマイクロプロセッサ（以下単にＣ
ＰＵと略記する）がモードレジスタ１１０を描画モード
とし、アドレスカウンタ１０８に映像メモリ２の先頭格
納アドレスをセットし、該アドレスカウンタ１０Ｂの出
力をアドレスセレクタ１０９を介して映像メモリ２のア
ドレスバス６に与え、さらにＣＲＴコントローラ１の図
示せぬコントロール回路からライト信号をコントロール
バス７に与え、さらに表示データをデータバス８に与え
て行なわれる。又、ＣＰＵは映像メモリ２の分割された
表示データの表示開始アドレスＮｌ＋Ｎ２ 、・パＮｒ
ｎを対応する表、示開始アドレスレジス、り１０１ａ、
１０１ｂ、−１０１ｈに格納し、表示５スｆｉ −数ｒ
ｚ ｅ ｎ２ ）・・・ｎｍを対応する表示ラスター格
納レジスタ１０２ａ、 ｌ ０２ｂ 、−１０２ｂに格
納する。映像メモリ２がら表示データ“Ａ”。
当りのアドレス数である。映像メモリ２への書込み（描
画モード）は図示せぬマイクロプロセッサ（以下単にＣ
ＰＵと略記する）がモードレジスタ１１０を描画モード
とし、アドレスカウンタ１０８に映像メモリ２の先頭格
納アドレスをセットし、該アドレスカウンタ１０Ｂの出
力をアドレスセレクタ１０９を介して映像メモリ２のア
ドレスバス６に与え、さらにＣＲＴコントローラ１の図
示せぬコントロール回路からライト信号をコントロール
バス７に与え、さらに表示データをデータバス８に与え
て行なわれる。又、ＣＰＵは映像メモリ２の分割された
表示データの表示開始アドレスＮｌ＋Ｎ２ 、・パＮｒ
ｎを対応する表、示開始アドレスレジス、り１０１ａ、
１０１ｂ、−１０１ｈに格納し、表示５スｆｉ −数ｒ
ｚ ｅ ｎ２ ）・・・ｎｍを対応する表示ラスター格
納レジスタ１０２ａ、 ｌ ０２ｂ 、−１０２ｂに格
納する。映像メモリ２がら表示データ“Ａ”。
１＠ Ｂ ７１・・・“Ｈ”を読み出しＣＲＴ画面上に
表示するときは（表示モード）分割画面カウンタ１０５
をリセットし、表示開始アドレスセレクタ１０３及びラ
スターセレクタ１０４によシ表示開始アドレスレジスタ
１０１ａ、表示ラスター格納しソスタ１０２ａの出力を
選択し、各々表示アドレスカウンタ１０６．ラスターカ
ウンタ１０７にセットする。表示アドレスカウンタ１０
６の出力はアドレスセレクタ１０９を介してアドレスバ
ス６に与えられ、さらにリード信号がコントロールパス
７に与えられ映像メモリ２からデータバス８に表示デー
タが読み出される。読み出されたデータは・ぐラレル→
シリアル変換器３を介してＶＩＤＥＯ信号として出力さ
れる。このときモードレジスタ１１０はＣＰＵによシ表
示モードにセットされておシアドレスセレクタ１０９が
表示アドレスカウンタ１０６の出力を選択出力する如く
作用する。１アドレスの表示データがＶＩＤＥＯ信号と
して出力されるとＸ（１アドレスはＸドツトで構成）ド
ツトクロック毎にノぐルス（アドレスクロック）を発生
する分周回路１１１からノ４ルスが出力され表示アドレ
スカウンタ１０６はカウントアツプする。上記アドレス
クロックが前記１ラスター当シのアドレス数ｙだけカウ
ントされると分周回路１１２からノぐルス（ラスターク
ロック）が出力されラスターカウンタ１０７はカウント
ダウンする。ラスターカウンタ１０７のカウント値がパ
０”となると分割画面カウンタ１０５がカウントアツプ
され表示開始アドレスカウンタ１０３．ラスターセレク
タ１０４は各々次の分割画面の表示開始アドレスレジス
タ１０１、ｂ 、表示ラスター格納レジスタ１０２ｂの
出力を選択し該出力を前記同様表示アドレスカウンタ１
０６．ラスターカウンタ１０７にセットして同様の処理
を行なう。以降ラスターカウンタ１０７のカウント値が
°゛０”となる毎に分割画面カウンタ１０５をカウント
アツプし同様の処理を行なう。一画面分の表示データが
映像メモリ２から読み出されると分割画面カウンタ１０
５は初期化され再び表示開始アドレスレジスタ１０１ｍ
。
表示するときは（表示モード）分割画面カウンタ１０５
をリセットし、表示開始アドレスセレクタ１０３及びラ
スターセレクタ１０４によシ表示開始アドレスレジスタ
１０１ａ、表示ラスター格納しソスタ１０２ａの出力を
選択し、各々表示アドレスカウンタ１０６．ラスターカ
ウンタ１０７にセットする。表示アドレスカウンタ１０
６の出力はアドレスセレクタ１０９を介してアドレスバ
ス６に与えられ、さらにリード信号がコントロールパス
７に与えられ映像メモリ２からデータバス８に表示デー
タが読み出される。読み出されたデータは・ぐラレル→
シリアル変換器３を介してＶＩＤＥＯ信号として出力さ
れる。このときモードレジスタ１１０はＣＰＵによシ表
示モードにセットされておシアドレスセレクタ１０９が
表示アドレスカウンタ１０６の出力を選択出力する如く
作用する。１アドレスの表示データがＶＩＤＥＯ信号と
して出力されるとＸ（１アドレスはＸドツトで構成）ド
ツトクロック毎にノぐルス（アドレスクロック）を発生
する分周回路１１１からノ４ルスが出力され表示アドレ
スカウンタ１０６はカウントアツプする。上記アドレス
クロックが前記１ラスター当シのアドレス数ｙだけカウ
ントされると分周回路１１２からノぐルス（ラスターク
ロック）が出力されラスターカウンタ１０７はカウント
ダウンする。ラスターカウンタ１０７のカウント値がパ
０”となると分割画面カウンタ１０５がカウントアツプ
され表示開始アドレスカウンタ１０３．ラスターセレク
タ１０４は各々次の分割画面の表示開始アドレスレジス
タ１０１、ｂ 、表示ラスター格納レジスタ１０２ｂの
出力を選択し該出力を前記同様表示アドレスカウンタ１
０６．ラスターカウンタ１０７にセットして同様の処理
を行なう。以降ラスターカウンタ１０７のカウント値が
°゛０”となる毎に分割画面カウンタ１０５をカウント
アツプし同様の処理を行なう。一画面分の表示データが
映像メモリ２から読み出されると分割画面カウンタ１０
５は初期化され再び表示開始アドレスレジスタ１０１ｍ
。
表示ラスター格納レジスタ１０２ａの出力が表示アゾレ
スカウンタ１０６．ラスターカウンタ１０７にセットさ
れる。
スカウンタ１０６．ラスターカウンタ１０７にセットさ
れる。
第３図（、）において表示データ“Ａ”の表示開始アド
レスをＮｌ 、表示デーダ゛Ｂ″の表示開始アドレスを
Ｎ２とすると表示画面には図の如く表示データＩｔ Ａ
”、°′Ｂ″が表示される。表示データＩｔ Ａ ＩＩ
、 ＩＩ Ｂｎが表示される領域を以下Ａ画面。
レスをＮｌ 、表示デーダ゛Ｂ″の表示開始アドレスを
Ｎ２とすると表示画面には図の如く表示データＩｔ Ａ
”、°′Ｂ″が表示される。表示データＩｔ Ａ ＩＩ
、 ＩＩ Ｂｎが表示される領域を以下Ａ画面。
８画面とする。ここで表示デーダＩ Ａ ｌ″に続けて
表示データ“Ａ、”を映像メモリ２に描画し、表示開始
アドレスをＮ７里 として表示画面に表示すると第３図
（ｂ）の如く表示データＩＩ Ａ ＩＩの縦スクロール
画面が得られる。ただしＡ′は表示データＩｔ Ａ ＃
の一部表示データである。しかしこの方法だとさらに続
けて表示データＩＩ Ａ ２＃を映像メモリ２に描画し
てｆｌから表示する場合、表示データ“Ｉ Ａ２７１が
表示データＩＩ Ｂ”と重複（斜線部）すると第３図（
ｃ）の如く表示データＩＩ Ｂ”が正常に表示できなく
なるので第３図（ｄ）のように表示データＡ” 、ＡＩ
、Ａ２をアドレスＭｌ／、から再描画しなければなら
ず、映像メモリ２がドツトメモリのような場合特に表示
するまでの時間が長くなるという欠点があった。ただし
Ａ’は表示データ″′Ａ”の一部表示データである。
表示データ“Ａ、”を映像メモリ２に描画し、表示開始
アドレスをＮ７里 として表示画面に表示すると第３図
（ｂ）の如く表示データＩＩ Ａ ＩＩの縦スクロール
画面が得られる。ただしＡ′は表示データＩｔ Ａ ＃
の一部表示データである。しかしこの方法だとさらに続
けて表示データＩＩ Ａ ２＃を映像メモリ２に描画し
てｆｌから表示する場合、表示データ“Ｉ Ａ２７１が
表示データＩＩ Ｂ”と重複（斜線部）すると第３図（
ｃ）の如く表示データＩＩ Ｂ”が正常に表示できなく
なるので第３図（ｄ）のように表示データＡ” 、ＡＩ
、Ａ２をアドレスＭｌ／、から再描画しなければなら
ず、映像メモリ２がドツトメモリのような場合特に表示
するまでの時間が長くなるという欠点があった。ただし
Ａ’は表示データ″′Ａ”の一部表示データである。
第３図（ｄ）のような再描画を避けるためには表示デー
ダ′Ａ”の映像メモリ２内格納エリアを表示デーダ゛Ａ
”のスクロール範囲分とればよいが、映像メモリ２の容
量を大きくする必要がありコスト高９部品点数の増大と
いう欠点があった。
ダ′Ａ”の映像メモリ２内格納エリアを表示デーダ゛Ａ
”のスクロール範囲分とればよいが、映像メモリ２の容
量を大きくする必要がありコスト高９部品点数の増大と
いう欠点があった。
（発明の目的）
本発明は以上の点に鑑みてなされたものであシ、目的と
するところは表示するまでの時間が速く、映像メモリ容
量が少なくて分割画面のスクロールが可能な表示装置の
制御方式を提供することである。
するところは表示するまでの時間が速く、映像メモリ容
量が少なくて分割画面のスクロールが可能な表示装置の
制御方式を提供することである。
（発明の構成）
本発明は上記目的を達成するためアドレス信号とデータ
バス及び映像メモリのり一ド／ライトを制御する制御信
号線を有するコントローラから出力される第１のアドレ
ス信号を第２のアドレス信号に変換し映像メモリのアド
レス信号とするアドレス変換部を備え、第１の分割画面
用データが映像メモリの第１の分割画面用データ格納エ
リアに順次格納及び該エリアから順次読み出され第１の
分割画面用データ格納エリアに続く第２の分割画面用デ
ータ格納エリアに到達すると上記アドレス変換部にて第
１の分割画面用データ格納エリアの先頭アドレスの２の
補数と現実行アドレスとの加算を行ない該加算結果を映
像メモリのアドレスとして映像メモリのリード／ライト
を行なうものでチシ以下詳細に説明する。
バス及び映像メモリのり一ド／ライトを制御する制御信
号線を有するコントローラから出力される第１のアドレ
ス信号を第２のアドレス信号に変換し映像メモリのアド
レス信号とするアドレス変換部を備え、第１の分割画面
用データが映像メモリの第１の分割画面用データ格納エ
リアに順次格納及び該エリアから順次読み出され第１の
分割画面用データ格納エリアに続く第２の分割画面用デ
ータ格納エリアに到達すると上記アドレス変換部にて第
１の分割画面用データ格納エリアの先頭アドレスの２の
補数と現実行アドレスとの加算を行ない該加算結果を映
像メモリのアドレスとして映像メモリのリード／ライト
を行なうものでチシ以下詳細に説明する。
（実施例）
第４図は本発明の一実施例のＣＲＴ制御回路のブロック
図であシ従来とはアドレス変換部５が追加されたところ
が相違する。第５図はアドレス変換部５の一実施例であ
る。第５図において５１は（、ＲＴコントローラ１の分
割画面カウンタ１０５からの出力をデコードしへ画面の
ときのみ論理ＩＩ Ｉ ＩＩを出力するデコーダ、５２
はへ画面用表示データを映像メモリ２に描画するときの
み図示せぬＣＰＵによシ論理Ｉｔ １ ＃にセットされ
るレジスタ、５３ハＣＲＴコントローラ１のモードレジ
スタ１）０からの出力によシデコーダｓ１又はレジスタ
５２の出力を選択出力するセレクタ、５４はアンド回路
。
図であシ従来とはアドレス変換部５が追加されたところ
が相違する。第５図はアドレス変換部５の一実施例であ
る。第５図において５１は（、ＲＴコントローラ１の分
割画面カウンタ１０５からの出力をデコードしへ画面の
ときのみ論理ＩＩ Ｉ ＩＩを出力するデコーダ、５２
はへ画面用表示データを映像メモリ２に描画するときの
み図示せぬＣＰＵによシ論理Ｉｔ １ ＃にセットされ
るレジスタ、５３ハＣＲＴコントローラ１のモードレジ
スタ１）０からの出力によシデコーダｓ１又はレジスタ
５２の出力を選択出力するセレクタ、５４はアンド回路
。
５５ ハＣＲＴ ’：２７ ）ローラ１の表示開始アド
レスレジスタ１０１ｂからの出方（８画面の表示開始ア
ドレスβ）と７ドレスセレクタ１０９がらの出力（現実
行アドレスα）とを比較し、もしα〉βなら出力を論理
″１”とする比較器、５６は図示せぬＣＰＵの指示によ
り上記βの２の補数を格納するレジスタ、５７は加算器
、５８はアンド回路５４からの出力によシ現実行アドレ
スα又は加算器５７の出力γを選択出力するセレクタで
あシ映像メモリ２ヘアドレス信号を送出する。
レスレジスタ１０１ｂからの出方（８画面の表示開始ア
ドレスβ）と７ドレスセレクタ１０９がらの出力（現実
行アドレスα）とを比較し、もしα〉βなら出力を論理
″１”とする比較器、５６は図示せぬＣＰＵの指示によ
り上記βの２の補数を格納するレジスタ、５７は加算器
、５８はアンド回路５４からの出力によシ現実行アドレ
スα又は加算器５７の出力γを選択出力するセレクタで
あシ映像メモリ２ヘアドレス信号を送出する。
このアドレス変換部５は以下の如く動作する。
（リ 映像メモリ２への描画時
（、） 図示せぬＣＰＵ Ｋよ多モードレジスタ１ノ、
。
。
を描画モード、レジスタ５６に８画面の表示開始アドレ
スβの２の補数をセットする。
スβの２の補数をセットする。
（ｂ） Ａ画面表示データの描画
図示せぬＣＰＵによシレジスタ５２をセット（出力を論
理°゛１”）シ、セレクタ５３を介してアンドダート５
．４の一方の端子に入力しく（イ） αくβであれば比
較器５５の出力が論理″′０”となシアンドｆ−）５４
の出力も論理″０＃となシセレクタ５８によりアドレス
セレクタ１０９からの出力αが選択され映像メモリ２の
アドレスとなシ描画される。（第６図（、）のＡ“、
Ａ、１ 、 Ａ’２ ）（ロ） α〉βであれば比較器
５５の出力が論理パ１”となシアンドダート５４の出力
が論理°゛１＃となシセレクタ５８によシ加算器５７の
出力γが選択され映像メモリ２のアドレスとなシ描画さ
れる。（第６図（ｂ）めＡ“２ ）（ｃ） Ａ画面表示
データ以外の描画 図示せぬＣＰＵによシレジスタ６２をリセ２１−（出力
を論理″０”）シ、セレクタ５３を介してアンドゲート
５４の一方の端子に入力する。
理°゛１”）シ、セレクタ５３を介してアンドダート５
．４の一方の端子に入力しく（イ） αくβであれば比
較器５５の出力が論理″′０”となシアンドｆ−）５４
の出力も論理″０＃となシセレクタ５８によりアドレス
セレクタ１０９からの出力αが選択され映像メモリ２の
アドレスとなシ描画される。（第６図（、）のＡ“、
Ａ、１ 、 Ａ’２ ）（ロ） α〉βであれば比較器
５５の出力が論理パ１”となシアンドダート５４の出力
が論理°゛１＃となシセレクタ５８によシ加算器５７の
出力γが選択され映像メモリ２のアドレスとなシ描画さ
れる。（第６図（ｂ）めＡ“２ ）（ｃ） Ａ画面表示
データ以外の描画 図示せぬＣＰＵによシレジスタ６２をリセ２１−（出力
を論理″０”）シ、セレクタ５３を介してアンドゲート
５４の一方の端子に入力する。
アンドダート５４の出力が論理″０＃となりセレクタ５
８によりアドレスセレクタ１０９からの出力αが選択さ
れ映像メモリ２のアドレスとなシ描画される。
８によりアドレスセレクタ１０９からの出力αが選択さ
れ映像メモリ２のアドレスとなシ描画される。
（２）表示時
（、） 図示せぬＣＰＵによシモードレソスメ１１０を
表示モードとする。
表示モードとする。
（ｂ） Ａ画面の表示
デコーダ５１の出力が論理Ｉｔ １７１となシセレクタ
５３を介してアンドダート５４の一方の端子が論理″１
”となシ、 （イ） α〉βなら描画時と同様アドレスセレクタ１０
９からの出力αが映像メモリ２のアドレスとなシ表示さ
れる。（第６図（ｃ）のＡ“。
５３を介してアンドダート５４の一方の端子が論理″１
”となシ、 （イ） α〉βなら描画時と同様アドレスセレクタ１０
９からの出力αが映像メモリ２のアドレスとなシ表示さ
れる。（第６図（ｃ）のＡ“。
Ａｌ＋ Ａ’２ ）
（ロ） α〉βなら描画時と同様加算器５７の出力γが
映像メモリ２のアドレス＋なシ表示される。（第６図（
ｃ）のＡ／／２） （Ｃ） Ａ画面以外の表示 デコーダ５ノの出力が論理゛′ｏ″′とをシセレクタ５
３を介してアンドダート５４の一方の端子に入力されア
ンドダート５４の出力が論理″０”トナシセレクタ５８
によシアドレスセレクタ１０９からの出力αが映像メモ
リ２のアドレスとなシ表示される。
映像メモリ２のアドレス＋なシ表示される。（第６図（
ｃ）のＡ／／２） （Ｃ） Ａ画面以外の表示 デコーダ５ノの出力が論理゛′ｏ″′とをシセレクタ５
３を介してアンドダート５４の一方の端子に入力されア
ンドダート５４の出力が論理″０”トナシセレクタ５８
によシアドレスセレクタ１０９からの出力αが映像メモ
リ２のアドレスとなシ表示される。
以上説明したように第１の実施例では表示データＡ２と
Ｂとが重複する部分の表示データＡ″２が第６図（ｂ）
の如く自動的に描画されるので従来のように重複したか
どうかを判定し重複したときには別の領域に再描画する
ことがなく描画時間が短縮できる利点がある。
Ｂとが重複する部分の表示データＡ″２が第６図（ｂ）
の如く自動的に描画されるので従来のように重複したか
どうかを判定し重複したときには別の領域に再描画する
ことがなく描画時間が短縮できる利点がある。
アドレス変換器５の第２の実施例を第７図、その動作説
明図を第８図に示す。第７図と第１の実施例の第５図と
の相違は第５図のデコーダ５１゜レジスタ５２．セレク
タ５３．アンド回路５４の替シにレジスタ５９が設けら
れていることである。
明図を第８図に示す。第７図と第１の実施例の第５図と
の相違は第５図のデコーダ５１゜レジスタ５２．セレク
タ５３．アンド回路５４の替シにレジスタ５９が設けら
れていることである。
第７図の動作は図示せぬＣＰＵによシレジスタ５９にア
ドレスセレクタ５６にアドレスβの２の補数をセットし
ておき、アドレスセレクタ１０９がら指定されるアドレ
スαがβよシ大きくなると第１の実施例同様加算器５７
の出力γを映像メモリ２のアドレスとする。すなわち第
８図（ａ）のようにアドレスセレクタ１０９から指定さ
れる映像メモリ空間（仮想映像メモリ空間）において８
画面の表示開始アドレスはδであシ、これはセレクタ５
８から指定される映像メモリ空間（実映像メモリ空間）
のアドレスβと対応する。仮想映像メモリ空間のＯ−β
エリア及びβ−δエリア（Ａ画面用エリア）は実映像メ
モリ空間の０−βエリア（Ａ画面用エリア）に対応する
。この様な構成とすると第１の実施例の効果の上さらに
ＣＲＴコントローラ１とアドレス変換部５′との間のイ
ンタフェース線の数が少なくな、る利点がある。又、第
７図のアドレス変換部５′は第９図の如く読出し専用メ
モリ（ＲＯＭ ） ５“としても同様の効果がある。
ドレスセレクタ５６にアドレスβの２の補数をセットし
ておき、アドレスセレクタ１０９がら指定されるアドレ
スαがβよシ大きくなると第１の実施例同様加算器５７
の出力γを映像メモリ２のアドレスとする。すなわち第
８図（ａ）のようにアドレスセレクタ１０９から指定さ
れる映像メモリ空間（仮想映像メモリ空間）において８
画面の表示開始アドレスはδであシ、これはセレクタ５
８から指定される映像メモリ空間（実映像メモリ空間）
のアドレスβと対応する。仮想映像メモリ空間のＯ−β
エリア及びβ−δエリア（Ａ画面用エリア）は実映像メ
モリ空間の０−βエリア（Ａ画面用エリア）に対応する
。この様な構成とすると第１の実施例の効果の上さらに
ＣＲＴコントローラ１とアドレス変換部５′との間のイ
ンタフェース線の数が少なくな、る利点がある。又、第
７図のアドレス変換部５′は第９図の如く読出し専用メ
モリ（ＲＯＭ ） ５“としても同様の効果がある。
（発明の効果）
本発明は以上詳細に説明したように映像メモリ内で第１
の分割画面用データの格納及び読み出しアドレスが第１
の分割画面用データ格納エリア、に続く第２の分割画面
用データ格納先頭アドレスよシ大きくなると該先頭アド
レスの２の補数と現実行アドレスとの加算を行ない該加
算結果を映像メモリのアドレスとして映像メモリのリー
ド／ライトを行なうことにより映像メモリの容量が少く
て描画時間の少ない表示装置を提供でき高速に画面のス
クロールを行なうことができる。
の分割画面用データの格納及び読み出しアドレスが第１
の分割画面用データ格納エリア、に続く第２の分割画面
用データ格納先頭アドレスよシ大きくなると該先頭アド
レスの２の補数と現実行アドレスとの加算を行ない該加
算結果を映像メモリのアドレスとして映像メモリのリー
ド／ライトを行なうことにより映像メモリの容量が少く
て描画時間の少ない表示装置を提供でき高速に画面のス
クロールを行なうことができる。
第１図は従来のＣＲＴ制御回路図、第２図（ａ） 、
（ｂ）。 第３図（、）〜（ｄ）は第１図の動作説明図、第４図は
本発明の一実施例のＣＲＴ制御回路図、第５図は第４図
のアドレス変換部の一実施例の回路図、第６図（ａ）
、 （ｂ） 、 （Ｃ）は第５図の動作説明図、第７図
はアドレス変換部の第２の実施例の回路図、第８図（ａ
）。 （ｂ） ｌ （ｃ）は第７図の動作説明図、第９図は他
の実施墨 例のＣＲＴ制御回路である。 Ｚ ： ＣＲＴコントローラ、２：映像メモリ、３：ノ
ぐラレル→シリアル変換部、４：ドットクロック発生回
路、５ニアドレス変換部。 特許出願人 沖電気工業株式会社 第２図 ｇ火傳几り ｔｏｌ ｌｂｌ 第３図 ｔｏｌ ｔｂｌ Ｔｅｌ 第５図
（ｂ）。 第３図（、）〜（ｄ）は第１図の動作説明図、第４図は
本発明の一実施例のＣＲＴ制御回路図、第５図は第４図
のアドレス変換部の一実施例の回路図、第６図（ａ）
、 （ｂ） 、 （Ｃ）は第５図の動作説明図、第７図
はアドレス変換部の第２の実施例の回路図、第８図（ａ
）。 （ｂ） ｌ （ｃ）は第７図の動作説明図、第９図は他
の実施墨 例のＣＲＴ制御回路である。 Ｚ ： ＣＲＴコントローラ、２：映像メモリ、３：ノ
ぐラレル→シリアル変換部、４：ドットクロック発生回
路、５ニアドレス変換部。 特許出願人 沖電気工業株式会社 第２図 ｇ火傳几り ｔｏｌ ｌｂｌ 第３図 ｔｏｌ ｔｂｌ Ｔｅｌ 第５図
Claims (1)
- 人ドレスパスとデータバス及び映像メモリのリード／ラ
イトを制御する制御信号線を有するコントローラからの
ライト指示に−よシアドレスパス上のデータをアドレス
としてデータバス上のデータを分割画面毎に映像メモリ
に書込み、リード指示によシ映像メモリからデータバス
上にデータを読み出し表示画面上に複数の分割画面を表
示する表示装置の制御方式において、上記コントローラ
から出力される第１のアドレス信号を第２のアドレス信
号に変換し映像メモリのアドレス信号とするアドレス変
換部を備え、第１の分割画面用データが映像メモリの第
１の分割画面用データ格納エリアに順次格納及び該エリ
アから順次読み出され第１の分割画面用データ格納エリ
アに続く第２の分割画面用データ格納エリアに到達する
と上記アドレス変換部にて第２の分割画面用データ格納
エリアの先頭アドレスの２の補数と現実行アドレスとの
加算を行ない該加算結果を映像メモリのアドレスとして
映像メモリのり−ド／ライトを行なうことを特徴とする
表示装置の制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130294A JPS6022184A (ja) | 1983-07-19 | 1983-07-19 | 表示装置の制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130294A JPS6022184A (ja) | 1983-07-19 | 1983-07-19 | 表示装置の制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6022184A true JPS6022184A (ja) | 1985-02-04 |
| JPH0441831B2 JPH0441831B2 (ja) | 1992-07-09 |
Family
ID=15030869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58130294A Granted JPS6022184A (ja) | 1983-07-19 | 1983-07-19 | 表示装置の制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022184A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61248084A (ja) * | 1985-04-25 | 1986-11-05 | 松下電器産業株式会社 | アドレス発生装置 |
| JPS62229188A (ja) * | 1986-03-29 | 1987-10-07 | 株式会社日立製作所 | 表示制御装置 |
| JPS6457292A (en) * | 1987-08-28 | 1989-03-03 | Hitachi Ltd | Information processor |
| JPH05245354A (ja) * | 1992-03-04 | 1993-09-24 | Yoshihiko Terasawa | 空気・水エゼクター |
| JPH0728453A (ja) * | 1994-04-15 | 1995-01-31 | Olympus Optical Co Ltd | 画像取り扱い装置 |
-
1983
- 1983-07-19 JP JP58130294A patent/JPS6022184A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61248084A (ja) * | 1985-04-25 | 1986-11-05 | 松下電器産業株式会社 | アドレス発生装置 |
| JPS62229188A (ja) * | 1986-03-29 | 1987-10-07 | 株式会社日立製作所 | 表示制御装置 |
| JPS6457292A (en) * | 1987-08-28 | 1989-03-03 | Hitachi Ltd | Information processor |
| JPH05245354A (ja) * | 1992-03-04 | 1993-09-24 | Yoshihiko Terasawa | 空気・水エゼクター |
| JPH0728453A (ja) * | 1994-04-15 | 1995-01-31 | Olympus Optical Co Ltd | 画像取り扱い装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0441831B2 (ja) | 1992-07-09 |
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