JPS5828875A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体集積回路装置に係り、特に浮遊ゲート電
極を有する不揮発性メモリトランジスタ全台む半導体集
積回路装置に関するものである。

近年、浮遊ゲート電極を有するＭＯ８型半導体装置は不
揮発性記憶素子として使用され、特に紫外線消去型不揮
発性メモＩＪ　−（ＥＦＲＯＭ）　　はその構造の簡易
性から大容量高集積化されて広く普及している。

この素子の構造断面図を第１図に示す。１は半導体基板
、２および３はソース・ドレイン領域、４は不純物をド
ーピングしたチャンネル領域で閾値ＶＴヲ有している。

５は浮遊ゲート電極、６は制御用ゲート電極、７は浮遊
ゲート５と基板１間の容量（以下Ｃｆｂ）、８は浮遊ゲ
ート５とドレイン領域２間の容量（以下Ｃｆｄ）、９は
浮遊ゲート５とソース領域３間の容量（以下Ｃｆ５）、
１０は浮遊ゲート５と制御用ゲート６間の容量（以下、
Ｃｏｆ）である。この記憶素子はチャンネル中に発生し
たλ石エネルギーキャリアを浮遊ゲート電極５に注入し
て″１勝込”を行い、記憶を保持し蓄積された電荷全紫
外線１［り射によってエネルギー的に励起して基板１と
制御用ゲート電極６へ放出し７消去”を行う。電荷の放
出後はメモリーセルトランジスタは書込前の閾値に等し
くなり６消去”が完了する。このためＮチャンネルトラ
ンジスタでは書込前の閾値電圧を正に設定すればメモリ
ートランジスタの閾値は正の値の範囲内でのみ変化する
。

そのため、このメモリーセルランジスタヲ使ってセルア
レイを構成した場合、従来では第２図のようになり１ビ
ット−１トランジスタ構成でメモリーマトリックスが構
成できる。ＸＩ、　Ｘ２・・・・・Ｘｍはメモリートラ
ンジスタの制御用ゲート電、極の共通接続ラインでこれ
全ビットラインＹｌ、　Ｙ２・・・Ｙｍけメモリートラ
ンジスタのドレイン電極の共通性続ラインでこレヲアド
レスラインとする。

しかしながら、このような従来のメモリーマトリックス
において（ｒｉ、以下のような欠臓分有している。第３
図は、メモリートランジスタにおける容量結合を示して
いる。（）は制御用ゲート宵１（浜。

Ｓはソース、Ｄはドレイン、Ｓｕｂは基板Ｉ　ＶＯＧは
制御用ゲート電極電位、■Ｆは浮遊ゲート電極電位ｔ　
　Ｑｐは浮遊ゲート電極中に蓄積された電荷Ｍｌｅ　”
ｆ　Ｓ、　Ｃ，ｆｂ、Ｃｆ　’Ｌ　”ｆはそれぞれ第１
図で示した容［ｄ、である、冒集積化に伴い、メモリー
トランジスタのチャンネル長は縮少されてきている。

その結果次に述べる１浮き上りの現象”が問題になり出
した。第２図に示す従来のセルマトリックスでは、書込
時にＴｒｌｌ’ｅ選択した場合、Ｔ、２、Ｔｒ３１．・
・−・・Ｔｒｍｌ、はすべて■。０がり。Ｗレベルにな
り、ドレインに書込′重圧■ｒ１　が印加され、メモリ
ートランジスタＴｒ１□のみ書込が行なわれる。上記の
ようにビットライン￥１中の１つのトランジスタに’％
ｆ込んでいる時には同じビットライン中の他のＴｒはす
べて第４図に示す容量結合状態にある。今、第４図のト
ランジスタが未書込だとするとＱＦ＝０であるから、 ＝　３− となりＶ、ＵＶ、に比例する。メモリートランジスタの
チャンネル長を小さくすると上式のＣＪＩ〆Ｃｃｄの項
が小さくなり、その結果、浮遊ゲー日ぼ４位ＶＦは上昇
する。■、が上昇してチャンネル部の閾値電圧■１より
大きく彦っだ場合、反転層が形成され、チャンネル電流
■ゎが流れる。このＩＤが°浮き上りの電流”で、その
流り、だすドレイン電圧ＶＤＦは、チャンネル陵とドレ
イン浮遊ゲート電極間容量によって決まっている。また
ＶｒｌＦ以上のドレイン電圧の増加に対して電流値は増
加していく（第５図参照）。なお、十分に書込まれたメ
モＩ］　＋トランジスタでは、電荷ＱＦのために■、が
低くなるため、浮き上りの問題は生じない。

一般のＥＦＲＯＭのようなメモリートランジスタでは、
消去時のＯＮ電流を十分とるとこの７浮き上り電流”の
流れ出すドレイン宵、圧■ＤＦは、Ｈ適時にドレインに
印加すべき電圧より低くなるため、書込時にはビットラ
イン中の非選択未書込トランジスタは全て６浮き上り電
流″を流す状態になる。

そのため、第２図のような従来のセルマトリック　４　
− スでは、浮き上りｙ７流ＩＤはビットライン中の非選択
未書込トランジスタの数だけ重畳されてビットラインを
流れる。つ１り第５図のように１つのＴ１．での浮き上
り電流ｋＩ７１１ビットライン内のメモリートランジス
タの数ｆ　ｍ　、さらにビットライン中で書込まれたト
ランジスタの数ｋＸとすると書込時には（ｍ−１−Ｘ）
ＸＩＹ１２の電流がビットラインを流れることになる。

従って、書込時の電流は第６図に示すように、書込電流
■Ｙ１、と前記浮き上り電流との合計となり、大電流が
流れてしまう。また、上記に示したように浮き上、り電
流はビットライン中の書込トランジスタの数によって変
化する。そのため書込時の電流がｂｉｔ　ライン中の書
込トランジスタの数で変化しビットライン中のトランジ
スタはそのライン中の位置によって書込状態が異なり、
アドレスライン数ｍが大きくなるため浮き上り電流は増
え上記の欠点はさらに問題になってくる。

これらの欠点を解決するために、メモリーセルトランジ
スタのソース側電位全書込時にのみパイ６一 スする回路を用いた例があるが、これはバイア回路のト
ランジスタのバラツキによりバイアス、が一定しないこ
と、バイアス回路外のスペース（必要なこと、書込スピ
ードが遅くなり″′書込”こ悪影響全与えることなどの
欠点金有していて、尚切な方法とはいえない。

本発明の目的は、上記のような欠点のないメモリーマト
リックスを有する半４体東積回路装置全提供することに
ある。

本発明の特徴は、複数のスタックドゲート電界効果型不
揮発性メモリトランジスタを含む半導体集積回路装置に
おいて、該複数のスタックドゲート電界効果型不揮発性
メモリトランジスタの各々のドレインまたはソースが互
いに凄続され、各々のソース寸たはドレインが該メモリ
トランジスタに各々対応した絶縁ゲート型電界効果トラ
ンジスタのドレインまたはソースに各々接続され、バ亥
メモリトランジスタのゲートが前記各々′／−１応（−
た絶縁ゲート型電界効果トランジスタのゲートに接続さ
れ、該各々対応した絶縁ゲート型電界効果！・ランジス
タのソースまたはドレインが全て接地されていることを
特徴とする半導体集積回路装置にある。

例えば、所定の半導体基体上に形成された、該基体と反
対導電型のソース領域及びドレイン領域と、上記ソース
領域とドレイン領域に挾まれた前記基体主表面からなる
チャンネル領域に接し、該チャンネル領域を覆うごとく
設けられた第１の絶縁膜と、該絶縁上に他の部分から電
気的に絶縁されて形成された浮遊ゲート電極と、少なく
とも上記浮遊ゲート電極表面を覆うように形成された第
２の絶縁膜と該絶縁膜に接するごとく設けられた制御用
ゲート電極とを具備してなるスタックトゲ−）ＭＯ８型
不揮発性メモリトランジスタを少なくとも４個以上、２
次元的に配置した半導体集積回路装置において、前記不
揮発性メモリートランジスタの制御ゲート電極の共通ラ
インｉＸ１．Ｘ２゜・・・・・・Ｘｍ、　　ドレイン領
域の共通接続ラインをＹ　１　、Ｙ２゜・・・・・・Ｙ
ｎ、　　ソース電極の共通接続ラインをＺｌ、　Ｚ２゜
・・−・・Ｚｍ　　として有すると共に、ゲート電極が
前記不揮発性メモリートランジスタの制御ゲート電極共
通吸続ラインＸｉ、　Ｘ２．・・・・・Ｘｍの１つに接
続され、ドレイン領域が前記不揮発性メモリートランジ
スタのソース電極共通凄続ラインＺｌ、　Ｚ２．・・−
・・Ｚｍの少なくとも１つに接続され、ソース領域が接
地された前記不揮発性メモリートランジスタと同−基体
内に形成された少なくとも１４個のＭ　０８型トランジ
スタを具備して々る半２ＪＹ体集積回路装置である。

以下に本発明全実施例に基き詳細に説明する。

第７図に、本発明を適用したメモリーセルマトリックス
を示す。全てのメモリートランジスタのソースは、その
ゲートが各アドレスラインに接続された一層ゲートトラ
ンジスタＴｒｏ１．　Ｔｒ０２．・・・Ｔｒｏｍ　を介
してグランドに接ｌｈ’Ｅされている。今Ｔｒ１１　を
選択して書込を行う場合、Ｘｌ、Ｙｌの各アドレス、ビ
ットラインにのみ書込電圧が印加される。このときＴｒ
ｏｌはＯＮ状態になりＴｒｌ、のソースはグランドに接
地される。しかし同じビットライン中の他のメモリート
ランジスタＴｒ２□　９　− ’Ｉ”ｒ＋旧においては各アドレスラインの一層ゲート
トランジスタＴｒ０２．・・−・・ＴｒＯｍがＯＦＦ　
　状態であるため、ソースがオープンになる。そのため
前記の浮き上り電流は流れない。従って書込時の電流は
Ｔｒｌｌ　の書込電流に等しく、従来のメモリーセルマ
トリックスに比べて１込電流を小さくすルコとができる
。またセルマトリ、ジス中のトノメモリートランジスタ
についても同じ書込電圧。

書込電流で書込が行々わハ、るためビットによる書込レ
ベルのバラツキが生じない。

胱出し時はアドレス及びビットラインにそれぞれ甑出し
′重圧全印加する。選択したメモリトランジスタが書込
状態々らばＯＦＦ状態になるため電流は流れない。逆に
未書込状態力らはメモリートランジスタはＯＮし、ソー
ス側に接続した一層ゲートトランジスタを通して電流が
流れる。今Ｔｒ２□が選択された場合を考える。Ｔｒ２
□とＴｒ０２のゲートにそれぞれ読出し電圧が印加され
る。Ｔｒ０２とＴｒＺ□　を比べた場合、Ｔ、２□　は
書込のためチャンネルドープを高濃度に行うこと、及び
二層１０− ゲート構造のためＯＮ抵抗はＴｒｏ２に比べてはるかに
高い。このためメモリートランジスターのソース電位の
上昇は小さい。またさらに”ｒｏｌ。

Ｔ、。２・・・・・・Ｔｒｏｍのレシオを大きくとると
、チャンネルドープを低濃度にすればＯＮ抵抗の差はさ
らに大きくなり、メモリートランジスタのソース電位の
上昇は無視てき恍出しに関しては従来のマトリックスに
比べて特性の劣化は起こら々い。

第８図に本発明全適用して設利したメモリセルアレイを
示す。第８図の場合、第７図に示したＺｌとＺ２．Ｚａ
とＺ４．・・・・Ｚ２□−１とＺ２ｉを共通にして高密
度化を計っている。ｌｌａ、１ｌｌ）はメモリートラン
ジスタで浮遊ゲー）１６ａ、１６ｂｉそれぞれ有してい
る。１２ａ、１２ｂはメモリートランジスタのソースと
グランド間の一層ゲートトランジスタ、１３ａ、１３ｂ
はビットライン、１４ａ。

１４ｂ、１４ｃ、１４ｄ　はアドレスライン、１５はグ
ランドラインである。第８図の」易合、１１ａのトラン
ジスタの書込時にはｌｌｂのメモリートランジスタの浮
き上り電流が１２Ｈのトランジスタ全通して流れるが、
トランジスタ１個分の浮き上りｔｔｒ流は書込電流に比
べて小さく、従来例からの改善）Ｗはそこなわれない。

第９図は、従来例のメモリーセルアレイの設計例である
。第８図は第９図と全く同サイズであるため、本発明に
よる利点を有しながらも集積度に関して従来と同じであ
る。この設計例全採用すれば、さらに高集積化全行なっ
た場合に対しても何ら問題は生じない。

第８図と第９図のセルアレイをそれぞれ採用して６４■
（ビットのＥＰＲＯＭ’ｅ試作したところ、本発明を適
用したセルアレイを採用したものの書込電流は従来セル
アレイのものの６０条であった。

また書込時の６込レベルのビット間バラツキモ少なく歩
留りは３０％程度有利であった。

なお、本実施例は紫外線消去型メモリートランジスタに
ついて述べたものであるが、本発明はこれに限定される
ものでなく、特許請求の範囲に記載の不揮発性メモリー
トランジスタが電気的消去可能なトランジスタであって
もかまわない。その場合、胱出し時のデコードが容易に
でき、かつセルマトリックス面積を節減することができ
る特徴をも有する。

【図面の簡単な説明】

第１図はスタックトゲ−）ＭＯ８型半導体装置の構造断
面図、第２図は従来のセルマトリックスアレイで、ｍｘ
ｎビット全有しており、Ｘｌ、　Ｘ２゜・・・・・・Ｘ
ｍ　　は制御ゲート電極の共通接続ライン（アドレスラ
イン）、Ｙｌ、　Ｙ２．・・・・Ｙｎはドレイン電極の
共通接続ライン（ビットライン）、＋ｌｌ、１□。 Ｔ　　　・・・・・、Ｔ　　・・−・・　は各メモリト
ランジスタ、ｒ　ｔ　２．　　　　ｒｍｔ 第３図はメモリートランジスタの容量結合図、第４図は
書込時に選択されないメモリートランジスタの容量結合
図、第５図、第６図はメモリートランジスタの書込電流
、浮き上り電流を示し几図で、Ｉｒｌ□はメモリートラ
ンジスタの盲込ｉ’１１．流＃　　Ｉｒ　１□はメモリ
ートランジスタ１個分の浮き」ユリ電流。 Ｉｒ１は合成されてビットライン電流れる電流、第７図
は本発明を適用したセルマメリックス実施１３− 例の回路図、第８図は本発明を適用したセルマトリック
スの設計例を示した図、第９図は第８図と同じサイズに
設計された従来のマトリックスの設計例を示した図、で
ある。 なお図において、 １・・・・・・半導体基板、２，３・・・・・・ソース
、ドレイン領域、４・・・・・・チャンネル領域、５・
・・・・・浮遊ゲート電極、６・・・・・制御用ゲート
電極、７・・・・・・浮遊ゲートと基板間との容量Ｃｆ
ｂ１　訃・・・・・浮遊ゲートとドレイン領域との間の
容量Ｃｆｄ、　　９・・・・・・浮遊ゲートとソース領
域との間の容量Ｃｆ８．１０・・・・・・浮遊ゲートと
制御用ゲートとの間の容量Ｃ３ｆ１Ｇ・・・・・・制御
用ゲート電極、Ｓ・・・・・・ソース、Ｄ・・・・・・
ドレイン、Ｓｕｂ・・・・・・基板％ＶＯＧ・・・・・
・制御用ゲート電極電位、Ｖ２・・・・・・浮遊ゲート
電極電位、ＱＰ・・・・・・沸遊ゲート中に蓄積された
電荷％　１１　ａ、Ｉｌｂ・・・・・・メモリートラン
ジスタ、１６ａ、１６ｂ・・・・・・浮遊ゲート、１２
ａ、１２ｂ・・・・・・ＭＯ８型トランジスタ％　　１
３ａ、１３ｂ・・・・・・ビットライン％　　１４ａ。 １４ｂ、１４Ｃ，１４ｄ・・・・・・アドレスライン、
１５・・・１４− １．・グランドライン、である。 −１５− 篤　３　図 Ｙア　　　　　　ｙ　　　　　　　Ｙ３３５１− 佑　４　図 ８ａ１５７．３Ｂ ｈ　Ｕ　霞 乳　９　口

Claims (1)

【特許請求の範囲】
1. 複数のスタックドゲート電界効果型不揮発性メモリート
   ランジスタを含む半導体集積回路装置において、該複数
   のスタックトゲ−Ｌｆｌｊ界効果壁効果型不揮発性メモ
   リートランジスタのドレインまたはソースが互いに接続
   され、各々のソースまたはドレインが該メモリートラン
   ジスタに各々対応した絶縁ゲート型電界効果トランジス
   タのドレインまたはソースに各々接続され、該メモリー
   トランジスタのゲートが前記各々対応した絶縁ゲート型
   電界効果トランジスタのゲートに接続さワ７、該各々対
   応した絶縁ゲート型電界効果トランジスタのソース″！
   たけドレインが全て接地されていることを特徴とする半
   導体集積回路装置。