JPH0277946A - マイクロプログラムのカバレッジ測定方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプログラム制御の情報処理装置に係り
、特にＬＳＩ化された情報処理装置に好適なマイクロプ
ログラムのカバレッジ測定方式に関する。

〔従来の技術〕

情報処理装置のマイクロプログラムをデバグする方法の
１つにカバレッジ測定がある。これは。

テストプログラム走行中に実行したマイクロプログラム
のアドレスを記録して未通過アドレスを知る方法である
。

上記アドレスの記録は、従来、マイクロプログラムが格
納されている制御記憶に供給されるアドレスをトレース
メモリに書込んでゆく方法が一般的であった。

この種の方式としては例えば特開昭６１−２９０５４６
号が挙げられる。

〔発明が解決しようとする課題〕

上記従来技術の内、マイクロプログラムによりトレース
する方法のものは、トレース時にトレース用ルーチンが
走行して余分な時間を費やす問題点があった。

一方、ハードウェアでトレースするものは、倫理回路と
制御記憶とを１つのＬＳＩに内蔵した情報処理装置では
、トレースメモリ用に制御記憶アドレスをＬＳＩのピン
に出力する必要があるのでＬＳＩがピン数不足になる問
題点があった。

本発明の目的は上記の如き従来技術の問題点を取除き、
ＬＳＩ化された情報処理装置に好適なマイクロプログラ
ムカバレッジ測定方式を提供することである。

〔課題を解決するための手段〕

上記目的は、主記憶装置と制御記憶とを有するマイクロ
プログラム制御方式の情報処理装置において、マイクロ
プログラム実行時に実行したアドレスで示される制御記
憶に対してデータ書込みを行う手段（以下、制御記憶書
込み手段と称す）と制御記憶の内容を主記憶装置に読出
す命令（以下制御記憶リード命令と称す）とにより実現
される。

〔作　用〕

カバレッジ測定用テストプログラムを走行させると、制
御記憶からマイクロプログラムが読出され実行される。

マイクロプログラムは複数のマイクロ命令から構成され
ている。従って結局マイクロ命令が順次実行される。マ
イクロ命令実行時に、制御記憶書込み手段は実行したア
ドレスで示される制御記憶に対して実行済情報を書込み
、もし実行したマイクロ命令が分岐マイクロ命令であれ
ば分岐成功あるいは分岐不成功のいずれかを示す情報も
書込む。

そして上記の情報は、制御記憶リード命令により主記憶
装置に読され、カバレッジ計算プログラムが上記主記憶
装置の当該情報から未通過パスを識別して出力する。

〔実施例〕

以下本発明の一実施例を図面を用いて説明する。

第１図は本発明の一実施例を示すブロック図である。第
１図においてマイクロプログラムは制御記憶１に格納さ
れている。マイクロプログラムは複数のマイクロ命令で
構成される。制御記憶の読出しアドレスあるいは書込み
アドレスはアドレス生成回路５により生成され、制御記
憶１に供給される。読出しレジスタ２は制御記憶の読出
しデータを保持する。フラグ設定回路３は、カバレッジ
測定時に実行済情報又は分岐成功情報を読出しレジスタ
２の内容に付加して書込みレジスタ４に送出する。書込
みレジスタ４には制御記憶への書込みデータが保持され
る。

パリティチエツク回路８は、マイクロプログラム実行時
に、読出しレジスタ２のパリティエラーをチエツクして
エラーを検出するとパリティエラー信号１５を５ＶＰ７
に送出し、マイクロプログラムの実行を停止させる。チ
エツク抑止モード９は、当該モードが′１′の時前記パ
リティチエツク回路８の動作を全て抑止する。１０はセ
レクタである。

主記憶装置６は、カバレッジ測定用テストプログラム、
カバレッジ計算プログラム等のプログラムやデータが格
納しており、データバス１１を経由して制御記憶１につ
ながる。

第２図は制御記憶１に格納されているマイクロ命令の形
式を示している。

制御情報１２は種々のハードウェア動作を指示する情報
である。パリティＡ１３及びパリティＢ１４は、制御情
報１２に対するパリティ部であり、本実施例では、カバ
レッジ測定時にパリティＡ１３を実行済情報として、パ
リティＢ１４を分岐成功情報として使用している。

カバレッジ測定時にはまず最初に、パリティＡ１３及び
パリティＢ１４を共に１０′にしたマイクロ命令を制御
記憶１の全アドレスに格納する。

次にチエツク抑止モード９を′１′に設定する。

これによりパリティＡ１３及びパリティＢ１４にどんな
値が入力されていてもマイクロプログラム実行が可能と
なる。

次に測定用テストプログラムを走行させると制御記憶内
のマイクロプログラムが実行される。この時下記の様に
制御記憶１にカバレッジ情報が設定される。

即ち、マイクロ命令が読出しレジスタ２に読出され制御
情報に従った動作が行われると同時に、フラグ設定回路
３により前述した実行済情報としてパリティＡ１３が′
１′になり、又もし当該マイクロ命令が分岐マイクロ命
令で分岐成功なら分岐成功情報としてパリティＢ１４が
１１′になる。

そして上記実行済情報と分岐成功情報とを制御情報に付
加したものがセレクタ１０を経由して書込みレジスタ４
に設定され再び制御記憶１に書込まれる。この後に次ア
ドレスのマイクロ命令が制御記憶１から読出される。

この様にして制御記憶１の中に、各アドレス対応の実行
済情報と分岐成功情報とが蓄積されてゆく。

測定用テストプログラムが終了後カバレッジ計算プログ
ラムが走行する。このカバレッジ計算プログラムでは、
まず制御記憶リード命令が発行され主記憶装置内に実行
済情報と分岐成功情報とが格納される。その後当該情報
を使用して未通過パス情報が作成される。

本実施例によればマイクロ命令のパリティ部をカバレッ
ジ用情報として使用しており、カバレッジ測定のための
メモリ増加は不要である。

〔発明の効果〕

本発明によれば、カバレッジ測定時にトレース用マイク
ロプログラムが不要となり、カバレッジ測定時でも実動
作と同じ性能が保証できる。

又、制御記憶へ供給するアドレス線を他の装置に供給す
る必要がないため、制御記憶と論理回路とを内蔵したＬ
ＳＩを容易につくれる。

さらに制御記憶リード命令により、測定情報の抽出時間
が大幅に削減できるためマイクロプログラムのデバグ効
率を上げる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
本発明の一実施例のマイクロ命令の形式を示した説明図
である。 １・・・制御記憶、２・・・読出しレジスタ、３・・・
フラグ設定回路、４・・・書込みレジスタ、５・・・ア
ドレス生成回路、６・・・主記憶装置。

Claims (1)

【特許請求の範囲】
1. １、主記憶装置と、マイクロプログラムを格納する制御
   記憶と、該制御記憶からマイクロプログラムを順次読出
   して実行する手段とを具備してなるマイクロプログラム
   制御の情報処理装置において、前記マイクロプログラム
   の実行時に、該実行したマイクロプログラムのアドレス
   で指示される制御記憶に対して任意のデータ書込みを行
   う手段を設け、さらに前記制御記憶の内容を主記憶装置
   に読出す命令を設けたことを特徴とするマイクロプログ
   ラムのカバレッジ測定方式。