JPH01274252A - 使用履歴記憶装置 - Google Patents
使用履歴記憶装置Info
- Publication number
- JPH01274252A JPH01274252A JP63103497A JP10349788A JPH01274252A JP H01274252 A JPH01274252 A JP H01274252A JP 63103497 A JP63103497 A JP 63103497A JP 10349788 A JP10349788 A JP 10349788A JP H01274252 A JPH01274252 A JP H01274252A
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- JP
- Japan
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- 230000000694 effects Effects 0.000 title abstract description 5
- 238000010586 diagram Methods 0.000 description 7
- 230000008676 import Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は履歴記憶回路の改良に関し、特にマイクロプロ
グラムの使用履歴を記憶する装置に関する。
グラムの使用履歴を記憶する装置に関する。
（従来の技術）
従来、この種のマイクロプログラムの使用履歴記憶回路
では、実行されたマイクロプログラムのアドレスの使用
履歴が取られていた。
では、実行されたマイクロプログラムのアドレスの使用
履歴が取られていた。
従って、第４図に示すような場合にも、ａｎ。
ａ”” ’ ａ” ＋ ２ Ｔ ｂｎ ｔｎ
＋ｌ ＊ Ｃｅ ｅＣＩｔ ’！＊ Ｃ８
の各ステップごとに使用履歴は取れていた。
＋ｌ ＊ Ｃｅ ｅＣＩｔ ’！＊ Ｃ８
の各ステップごとに使用履歴は取れていた。
（発明が解決しようとする課題）
上述した従来の使用履歴記憶装置では、実行したマイク
ロプログラムのアドレスの使用Ｈａが取られていたので
、第４図Ｃ：示すような場合にもｓ ”ｎ ＊
ａｎ−）−１＊ ａｎ＋２ ” ｎ ’ｂ１−）
−１ｔ Ｃｅ ＋ ’１ ＊ Ｃ１ｔ ’
８の各ステップごとに使用履歴は取られていた。しかし
、”ｎ＋２ からＣＯ、ＣＩ ＋ ’！ ｅ
’ａヘジャンプしたのか、あるいはｂｎ＋１からＣ＠ｅ
’ｌｔ’！ｅＣｍ ヘジャンプしたのかは判別できな
いと云う欠点があった。
ロプログラムのアドレスの使用Ｈａが取られていたので
、第４図Ｃ：示すような場合にもｓ ”ｎ ＊
ａｎ−）−１＊ ａｎ＋２ ” ｎ ’ｂ１−）
−１ｔ Ｃｅ ＋ ’１ ＊ Ｃ１ｔ ’
８の各ステップごとに使用履歴は取られていた。しかし
、”ｎ＋２ からＣＯ、ＣＩ ＋ ’！ ｅ
’ａヘジャンプしたのか、あるいはｂｎ＋１からＣ＠ｅ
’ｌｔ’！ｅＣｍ ヘジャンプしたのかは判別できな
いと云う欠点があった。
本発明の目的は、マイクロプログラムアドレスの一部で
特定パスを指定し、ジャンプ先のマイクロプログラムア
ドレスにパスごとのトレースを採取することによって上
記欠点を除去し、ジャンプのパスを確定できるよさに構
成した使用履歴記憶装置を提供することにある。
特定パスを指定し、ジャンプ先のマイクロプログラムア
ドレスにパスごとのトレースを採取することによって上
記欠点を除去し、ジャンプのパスを確定できるよさに構
成した使用履歴記憶装置を提供することにある。
（課題を解決するための手段）
本発明による使用履歴記憶装置は複数のＲ，ＡＭと、一
時保持手段と、デコーダと、書込みゲート手段とを真備
して構成したものである。
時保持手段と、デコーダと、書込みゲート手段とを真備
して構成したものである。
複数のＲＡＭは、サービスプロセサかラノ指示により内
容を書込み／読出し、あるいはクリアすることができ、
使用履歴を記憶するためのものである。
容を書込み／読出し、あるいはクリアすることができ、
使用履歴を記憶するためのものである。
一時保持手段は、マイクロプログラムアドレス、マイク
ロプログラム有効信号、ならびにマイクロプログラムコ
マンドの一部を受取り、一時的に保持するためのもので
ある。
ロプログラム有効信号、ならびにマイクロプログラムコ
マンドの一部を受取り、一時的に保持するためのもので
ある。
デコーダは、マイクロプログラム有効時にのみ一時保持
手段で保持されているマイクロプログラムアドレスの一
部をデコードするためのものである。
手段で保持されているマイクロプログラムアドレスの一
部をデコードするためのものである。
誉込みゲート手段は、デコーダの出力に従りてマイクロ
プログラムアドレスで指定される複数のＲＡ Ｍのアド
レスに使用済みビットを書込むためのものである。
プログラムアドレスで指定される複数のＲＡ Ｍのアド
レスに使用済みビットを書込むためのものである。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は本発明による使用履歴記憶装置の一実施例を部
分的に示すブロック図であり、使用履歴記憶回路と使用
履歴記憶制御回路との詳細例を示している。
分的に示すブロック図であり、使用履歴記憶回路と使用
履歴記憶制御回路との詳細例を示している。
第１図において、１０１〜１０４はそれぞれＲＡＭ、２
はアドレスレジスタ、３はレジスタメモリ、４はデコー
ダ、６０１〜６０４はそれぞれＮＡＮＤゲート、７はイ
ンバータ１．８０１〜８０４はＯＲゲート、９はセレク
タ、２１はＡＮＤゲート、５０１は使用履歴記憶制御回
路、５０２は使用履歴記憶回路である。
はアドレスレジスタ、３はレジスタメモリ、４はデコー
ダ、６０１〜６０４はそれぞれＮＡＮＤゲート、７はイ
ンバータ１．８０１〜８０４はＯＲゲート、９はセレク
タ、２１はＡＮＤゲート、５０１は使用履歴記憶制御回
路、５０２は使用履歴記憶回路である。
第２図は、第１図に示す使用履歴記憶装置と他の装置と
の接続を示すブロック図である。
の接続を示すブロック図である。
第２図において、２０は制御記憶部、３０はサービスプ
ロセサ、４０はクロック制御回路、５０は使用履歴記憶
装置、５０１は使用履歴記憶制御回路、５０２は使用履
歴記憶回路である。
ロセサ、４０はクロック制御回路、５０は使用履歴記憶
装置、５０１は使用履歴記憶制御回路、５０２は使用履
歴記憶回路である。
第１図および第２図において、ＲＡＭｌ０１〜１０４は
使用履歴記憶として用いられ、アドレスレジスタ２はＲ
ＡＭｌ０１〜１０４の書込み、あるいは読出し用アドレ
スを保持する。レジスタメモリ３はマイクロプログラム
コマンドの一部、ならびにマイクロプログラム有効信号
を保持する。でコーグ４は、レジスタメモリ３のコマン
ド出力が有効なときにその内容を解読して出力する。Ｎ
ＡＮＤゲート６０１〜６０４は、ＯＲゲート８０１〜８
０４の出力とライトクロックとのＮＡＮＤをとる。イン
バータ７は、サービスプロセサ３０からのクリア信号を
反転させる。セレクタ９はマイクロプログラムアドレス
か、あるいはサービスプロセサ３０からの指定アドレス
かを選択する。
使用履歴記憶として用いられ、アドレスレジスタ２はＲ
ＡＭｌ０１〜１０４の書込み、あるいは読出し用アドレ
スを保持する。レジスタメモリ３はマイクロプログラム
コマンドの一部、ならびにマイクロプログラム有効信号
を保持する。でコーグ４は、レジスタメモリ３のコマン
ド出力が有効なときにその内容を解読して出力する。Ｎ
ＡＮＤゲート６０１〜６０４は、ＯＲゲート８０１〜８
０４の出力とライトクロックとのＮＡＮＤをとる。イン
バータ７は、サービスプロセサ３０からのクリア信号を
反転させる。セレクタ９はマイクロプログラムアドレス
か、あるいはサービスプロセサ３０からの指定アドレス
かを選択する。
第３図は、第２図に示す制御記憶部の詳細を示すブロッ
ク図である。
ク図である。
第３図において、１０は制御記憶、１１は読出しレジス
タ、１２は制御記憶制御回路、１３゜１６はそれぞれセ
レクタ、１４はアドレスレジスタ、１５は加算器、１７
は分岐制御回路である。
タ、１２は制御記憶制御回路、１３゜１６はそれぞれセ
レクタ、１４はアドレスレジスタ、１５は加算器、１７
は分岐制御回路である。
以下、本発明による使用履歴記憶装置の動作について第
１図〜第３図を参照しながら説明する。
１図〜第３図を参照しながら説明する。
最初に、履歴記憶回路１０１〜１０４の内容をクリアす
るために、サービスプロセサ１０から信号ＩｆＭａ ｏ
ｓを介して加えられるクリア指示信号を有効化する。
るために、サービスプロセサ１０から信号ＩｆＭａ ｏ
ｓを介して加えられるクリア指示信号を有効化する。
セレクタ９によってサービスプロセサ１０からのアドレ
スデータが伯号線３００を経由してアドレスレジスタ２
に設定されているため、ＯＲゲー）８０１〜８０４の出
力が＠１ｍとなり″１：ＮＡＮＤゲート６０１〜６０４
の出力が有効となり、使用履歴記憶回路１０１〜１０４
の指定アドレスのデータがクリアされる。
スデータが伯号線３００を経由してアドレスレジスタ２
に設定されているため、ＯＲゲー）８０１〜８０４の出
力が＠１ｍとなり″１：ＮＡＮＤゲート６０１〜６０４
の出力が有効となり、使用履歴記憶回路１０１〜１０４
の指定アドレスのデータがクリアされる。
このようにしてサービスプロセサ３０から順次、アドレ
スを変更してクリアを完了させる。
スを変更してクリアを完了させる。
クリアが完了すれば信号線３０３上のクリア指示信号を
無効化して、信号線３０２を使り【書込みを開始させる
。
無効化して、信号線３０２を使り【書込みを開始させる
。
信号線２０３上のマイクロプログラム有効信号が＠１”
となれば、ＡＮＤゲート２１の出力が＠１”となれば、
ＡＮＤゲート２１の出力が＠１”となってレジスタメモ
リ３の一部にセットされる。これと同時に、マイクロプ
ログラムコマンドの一部は、パス指定情報として信号線
２０１を介し【レジスタメモリ５の他の部分に受取られ
、デコーダ４を有効に動作させる。
となれば、ＡＮＤゲート２１の出力が＠１”となれば、
ＡＮＤゲート２１の出力が＠１”となってレジスタメモ
リ３の一部にセットされる。これと同時に、マイクロプ
ログラムコマンドの一部は、パス指定情報として信号線
２０１を介し【レジスタメモリ５の他の部分に受取られ
、デコーダ４を有効に動作させる。
レジスタメモリ３から信号線１０２上への出力めいＯ”
ならば信号線１０５−１上の状態が′″１１になり、レ
ジスタメモリ３から信号線１０２′上への出力が＠１”
ならば信号線１０５−２上の状態が＠１”になり、レジ
スタメモリ３から信号線１０２′上への出力が“２″な
らば信号線１０５−３上の状態が１１１になり、レジス
タメモリ３から信号線１０２′上への出力が“３＃なら
ば信号線１０５−４上の状態が＠１”となる。これらに
よって、ＮＡＮＤゲート６０１〜６０４の出力がそれぞ
れ有効となり、ライトクロックが使用履歴記憶回路１０
１〜１０４のそれぞれに送られて′″１”のデータが書
込まれる。
ならば信号線１０５−１上の状態が′″１１になり、レ
ジスタメモリ３から信号線１０２′上への出力が＠１”
ならば信号線１０５−２上の状態が＠１”になり、レジ
スタメモリ３から信号線１０２′上への出力が“２″な
らば信号線１０５−３上の状態が１１１になり、レジス
タメモリ３から信号線１０２′上への出力が“３＃なら
ば信号線１０５−４上の状態が＠１”となる。これらに
よって、ＮＡＮＤゲート６０１〜６０４の出力がそれぞ
れ有効となり、ライトクロックが使用履歴記憶回路１０
１〜１０４のそれぞれに送られて′″１”のデータが書
込まれる。
すなわち第４図の実例で示すと、輸＋２から’１ｌｅＣ
１＊ ’ｔ ｔ ’ｌ ヘジャンプする場合に”
ｒｌ＋２のマイクロプログラムアドレスを（２０３）、
。
１＊ ’ｔ ｔ ’ｌ ヘジャンプする場合に”
ｒｌ＋２のマイクロプログラムアドレスを（２０３）、
。
と指定しておくと、Ｃゆ＊ ｃＩ ＊ ｃＩｓ
ｃＳ のマイクロプログラムアドレスに対応する使用履
歴記憶回路１０１に＠１”が書込才れる。ｂｎ−１−１
から’＠ ｅ Ｃ１＋ ’！ ｖ ｃａヘジャン
ブする場合には、ｂｎ＋１ のマイクロプログラムを（
２１７）１・と指定しておくと、Ｃ・＊’ｌ＊’ｌ＋Ｃ
Ｉ のマイクロプログラムアドレスに対応する使用履
歴記憶回路１０２に１１”が書込まれる。このようにし
て、Ｃ＠ＨＪ＊Ｃ１ｔＣａ ヘジャンプするステップが
他に２つあっても、パスの指定を２゜３と変更すること
によって、どのパスからＣ０゜’１＋’ｆｆ１ｔＣｊヘ
ジャンプしてきたかが判別される。
ｃＳ のマイクロプログラムアドレスに対応する使用履
歴記憶回路１０１に＠１”が書込才れる。ｂｎ−１−１
から’＠ ｅ Ｃ１＋ ’！ ｖ ｃａヘジャン
ブする場合には、ｂｎ＋１ のマイクロプログラムを（
２１７）１・と指定しておくと、Ｃ・＊’ｌ＊’ｌ＋Ｃ
Ｉ のマイクロプログラムアドレスに対応する使用履
歴記憶回路１０２に１１”が書込まれる。このようにし
て、Ｃ＠ＨＪ＊Ｃ１ｔＣａ ヘジャンプするステップが
他に２つあっても、パスの指定を２゜３と変更すること
によって、どのパスからＣ０゜’１＋’ｆｆ１ｔＣｊヘ
ジャンプしてきたかが判別される。
この使用履歴をとるときには、情報処理装置に種々のプ
ログラムを流してテストを実施し、その後、サービスプ
ロセサ３０から信号線３０２への指示を無効化して書込
みを禁止した後、信号線３００を使ってアドレスを順次
与えることによって、使用履歴記憶回路１０１〜１０４
の読出しを実行する。
ログラムを流してテストを実施し、その後、サービスプ
ロセサ３０から信号線３０２への指示を無効化して書込
みを禁止した後、信号線３００を使ってアドレスを順次
与えることによって、使用履歴記憶回路１０１〜１０４
の読出しを実行する。
上記の説明では省略しであるが、アドレスレジスタ２、
ならびにレジスタメモリ３はクロック制御回路４０から
与えられるクロックごとにサンプルするように構成され
ている。
ならびにレジスタメモリ３はクロック制御回路４０から
与えられるクロックごとにサンプルするように構成され
ている。
なお、本発明の範Ｈには含まれないが、同期化の問題が
ない場合にはアドレスレジスタ２、ならびにレジスタメ
モリ３はなくても動作が可能である。
ない場合にはアドレスレジスタ２、ならびにレジスタメ
モリ３はなくても動作が可能である。
また、°サービスプロセサ３０から信号線３００゜３０
２、・３０３を介して直接、信号を与えなくテモ、シリ
アルパスでコマンド、アドレス、ならびにデータを与え
る方法でも制御は可能である。
２、・３０３を介して直接、信号を与えなくテモ、シリ
アルパスでコマンド、アドレス、ならびにデータを与え
る方法でも制御は可能である。
（発明の効果）
以上説明したように本発明は、マイクロプログラムアド
レスの一部で特定パスを指定し、ジャンプ先のマイクロ
プログラムアドレスにパスごとのトレースを採取するこ
とにより【、複数のパスから共用して使われる分岐先マ
イクロプログラムワードの使用状況がパスごとに記憶さ
れると云う効果がある。また、マイクロプログラムワー
ドの網羅的使用状態がより酷明に把握でき、未テスト部
分を効果的に抽出して、効率的にチエツクできると云う
効果がある。
レスの一部で特定パスを指定し、ジャンプ先のマイクロ
プログラムアドレスにパスごとのトレースを採取するこ
とにより【、複数のパスから共用して使われる分岐先マ
イクロプログラムワードの使用状況がパスごとに記憶さ
れると云う効果がある。また、マイクロプログラムワー
ドの網羅的使用状態がより酷明に把握でき、未テスト部
分を効果的に抽出して、効率的にチエツクできると云う
効果がある。
第１図は、本発明による使用履歴記憶装置の一実施例を
部分的に示すブロック図である。 第２図は、第１図に示す使用履歴記憶装置と周辺装置と
の接続を示すブロック図である。 第３図は、第２図に示す制御記憶部の一実施例を示すブ
ロック図である。 第４図は、従来技術によるマイクロプログラムシーゲン
スの一例を示すフロー図である。 １０１〜１０４・・・ＲＡＭ ２．１４・・・アドレスレジスタ ３・・・レジスタメモリ ４・・・デコーダ、 ６０１〜６０４・・・ＮＡＮＤゲート ７・・・インバータ ８０１〜８０４−・・ＯＲゲート ９．１３．１６・・・セレクタ ｌＯ・・・制御記憶 １１・・・読出しレジスタ１
２・・・制御記憶制御回路 １５・・・加算器 １７・・・分岐制御回路２０
・・・制御記憶部 ２ｌ−ＡＮＤゲート３０・・・サ
ービスプロセサ ４０・・・クロック制御回路 ５０・・・使用履歴記憶装置 ｉ ０１−・・使用履歴記憶制御回路 ５０２・・・使用履歴記憶回路 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽才２図 才３図
部分的に示すブロック図である。 第２図は、第１図に示す使用履歴記憶装置と周辺装置と
の接続を示すブロック図である。 第３図は、第２図に示す制御記憶部の一実施例を示すブ
ロック図である。 第４図は、従来技術によるマイクロプログラムシーゲン
スの一例を示すフロー図である。 １０１〜１０４・・・ＲＡＭ ２．１４・・・アドレスレジスタ ３・・・レジスタメモリ ４・・・デコーダ、 ６０１〜６０４・・・ＮＡＮＤゲート ７・・・インバータ ８０１〜８０４−・・ＯＲゲート ９．１３．１６・・・セレクタ ｌＯ・・・制御記憶 １１・・・読出しレジスタ１
２・・・制御記憶制御回路 １５・・・加算器 １７・・・分岐制御回路２０
・・・制御記憶部 ２ｌ−ＡＮＤゲート３０・・・サ
ービスプロセサ ４０・・・クロック制御回路 ５０・・・使用履歴記憶装置 ｉ ０１−・・使用履歴記憶制御回路 ５０２・・・使用履歴記憶回路 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 壽才２図 才３図
Claims (1)
- サービスプロセサからの指示により内容を書込み／読出
し、あるいはクリアすることができ、使用履歴を記憶す
るための複数のＲＡＭと、マイクロプログラムアドレス
、マイクロプログラム有効信号、ならびにマイクロプロ
グラムコマンドの一部を受取り、一時的に保持するため
の一時保持手段と、マイクロプログラム有効時にのみ前
記一時保持手段で保持されている前記マイクロプログラ
ムアドレスの一部をデコードするためのデコーダと、前
記デコーダの出力に従って前記マイクロプログラムアド
レスで指定される前記複数のＲＡＭのアドレスに使用済
みビットを書込むための書込みゲート手段とを具備して
構成したことを特徴とする使用履歴記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63103497A JPH01274252A (ja) | 1988-04-26 | 1988-04-26 | 使用履歴記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63103497A JPH01274252A (ja) | 1988-04-26 | 1988-04-26 | 使用履歴記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01274252A true JPH01274252A (ja) | 1989-11-02 |
Family
ID=14355627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63103497A Pending JPH01274252A (ja) | 1988-04-26 | 1988-04-26 | 使用履歴記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01274252A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8374606B2 (en) | 2003-01-20 | 2013-02-12 | Kyocera Corporation | Wireless communication terminal and handoff determination method |
-
1988
- 1988-04-26 JP JP63103497A patent/JPH01274252A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8374606B2 (en) | 2003-01-20 | 2013-02-12 | Kyocera Corporation | Wireless communication terminal and handoff determination method |
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