JPS5829219A - アナログ・デイジタル変換装置 - Google Patents
アナログ・デイジタル変換装置Info
- Publication number
- JPS5829219A JPS5829219A JP12590281A JP12590281A JPS5829219A JP S5829219 A JPS5829219 A JP S5829219A JP 12590281 A JP12590281 A JP 12590281A JP 12590281 A JP12590281 A JP 12590281A JP S5829219 A JPS5829219 A JP S5829219A
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- JP
- Japan
- Prior art keywords
- analog
- digital
- output
- amplifier
- digital converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
木見嘴はアナログ量をディジタル量に変換する、改良１
れたアナログ・ディジタル変換装置Ｋｌｌす為。
れたアナログ・ディジタル変換装置Ｋｌｌす為。
従来、アナログ量をディジタル量に変換する場合には、
アナログ・ディジタル変換器によル、アナログ量の最大
値がディジタル量の最大となるように、ゲイン定数を決
定することが昔通であった。
アナログ・ディジタル変換器によル、アナログ量の最大
値がディジタル量の最大となるように、ゲイン定数を決
定することが昔通であった。
この場合、ディジタル量がＩＫ対するアナログ量（これ
を以下分解能と称する）は、１配変換器によ〕決定され
る。このため、複数のアナログ入力を選択的に切換えて
、アナログ・ディジタル変換するシステムに於＾ては、
各入力点の最大値はまち壕ちであ如、変換器の入力ゲイ
ンを固定する事は、微少入力点く対する分解能が下がる
事になり精度が悪くなる。また各入力点毎にゲインアン
プを持ち、ゲインを調整する事は高価となり、調整も困
−である。
を以下分解能と称する）は、１配変換器によ〕決定され
る。このため、複数のアナログ入力を選択的に切換えて
、アナログ・ディジタル変換するシステムに於＾ては、
各入力点の最大値はまち壕ちであ如、変換器の入力ゲイ
ンを固定する事は、微少入力点く対する分解能が下がる
事になり精度が悪くなる。また各入力点毎にゲインアン
プを持ち、ゲインを調整する事は高価となり、調整も困
−である。
そこで従来は、第１図に示すような回路構成で上記問題
点の解決がはかられて込た。すなわち、第１図に１にい
て、複数のアナログ入力から選択的に切換えられたアナ
ログ入力１ａが、プログラマブル・ゲイン・アンプ１１
の入力に入）、図示しない計算機よ抄ゲイン定数をレジ
スタｘｓＫ書込むと、デッーダ１７４Ｃてプログラマブ
ル・ゲイン・アンプ１１の内部のアナログ・スイッチを
ドライブし、アナログ入力１ｍが指定されたゲイン定数
倍されて出力される。
点の解決がはかられて込た。すなわち、第１図に１にい
て、複数のアナログ入力から選択的に切換えられたアナ
ログ入力１ａが、プログラマブル・ゲイン・アンプ１１
の入力に入）、図示しない計算機よ抄ゲイン定数をレジ
スタｘｓＫ書込むと、デッーダ１７４Ｃてプログラマブ
ル・ゲイン・アンプ１１の内部のアナログ・スイッチを
ドライブし、アナログ入力１ｍが指定されたゲイン定数
倍されて出力される。
サンプル・ホールド回路１２はアナログ・ディジタル変
換中、アナログ入力信号１Ｇが変化しなｈように保持す
るもので、計算機よ〉変換スタート信号１ｇが発生中る
と、テンプル・ホールド回路１２へのホールド信号、及
びアナログ・ディジタル変換器１３への変換スタート信
号１ｈｉ発生させる・この信号にて変換中一定なアナロ
グ信号ＩＣをアナログ・ディジタル変換器１３にてディ
ジタル量に変換し、変換完了信号Ｉｆが発生するト、計
算機よりバッファ１４を介してディジタル量を読み、こ
のデータを指定したゲイン定数で割算することＫよ）、
実際の六方値を知る事ができるＯ この様に、計算機により各入力点に対するゲイン定数を
指定し、プログラマブル・ゲイン・アンプにて、増幅し
てアナログ・ディジタル変換する事によ抄、よ）分解能
を向上させ、ダイナミックレンジの広いシステムを構成
する事ができる。しかしゲイン定数の決定は、計算機で
処理するもので、必ずしも最大のダイナミックレンジで
変換するものでは１ｋｖｈ０ 本発明は上記事由に―みて表され、上記ゲイン定数の決
定を自動的に、アナログ人力信号が最大レンジでアナロ
グ・ディジタル変換できるようにゲイン定数を決定し、
このゲイン定数と変換ディジタル量を計算機で読みと９
、処理する事によりより高精度で効率的な、前記欠点の
なしへアナログ・ディジタル変換装置を提供することを
目的とする。
換中、アナログ入力信号１Ｇが変化しなｈように保持す
るもので、計算機よ〉変換スタート信号１ｇが発生中る
と、テンプル・ホールド回路１２へのホールド信号、及
びアナログ・ディジタル変換器１３への変換スタート信
号１ｈｉ発生させる・この信号にて変換中一定なアナロ
グ信号ＩＣをアナログ・ディジタル変換器１３にてディ
ジタル量に変換し、変換完了信号Ｉｆが発生するト、計
算機よりバッファ１４を介してディジタル量を読み、こ
のデータを指定したゲイン定数で割算することＫよ）、
実際の六方値を知る事ができるＯ この様に、計算機により各入力点に対するゲイン定数を
指定し、プログラマブル・ゲイン・アンプにて、増幅し
てアナログ・ディジタル変換する事によ抄、よ）分解能
を向上させ、ダイナミックレンジの広いシステムを構成
する事ができる。しかしゲイン定数の決定は、計算機で
処理するもので、必ずしも最大のダイナミックレンジで
変換するものでは１ｋｖｈ０ 本発明は上記事由に―みて表され、上記ゲイン定数の決
定を自動的に、アナログ人力信号が最大レンジでアナロ
グ・ディジタル変換できるようにゲイン定数を決定し、
このゲイン定数と変換ディジタル量を計算機で読みと９
、処理する事によりより高精度で効率的な、前記欠点の
なしへアナログ・ディジタル変換装置を提供することを
目的とする。
以下、本発明を図面に示す一実施例を参照して説明する
。第２図はプロゲラｉプル・ゲイン・アンプの構成図で
ある。同図に於いて、２３は演算増幅器で反転増幅回路
を形成している。この回路にて帰還抵抗Ｒ，２Ｂ、４ｔ
Ｌ−ｎＲをアナログスーイッチ群２２でＯＮさせる事に
よ抄、増幅率を１倍、２倍、４倍・・ｎｆｌｌとデコー
ダ１７の出方信号により切換えるものである。
。第２図はプロゲラｉプル・ゲイン・アンプの構成図で
ある。同図に於いて、２３は演算増幅器で反転増幅回路
を形成している。この回路にて帰還抵抗Ｒ，２Ｂ、４ｔ
Ｌ−ｎＲをアナログスーイッチ群２２でＯＮさせる事に
よ抄、増幅率を１倍、２倍、４倍・・ｎｆｌｌとデコー
ダ１７の出方信号により切換えるものである。
第３図は遂次比較型のアナログ・ディジタル変換器の原
理図を示す。同図においては、変換スタート信号により
、クロック信号に同期して制御回路２９が最上位ピッ）
ｆＯＮすることにより、ディジタル・アナログ変換器２
３は基準電圧ＶのＶ／２なる電圧を出力する。ご仁で比
較器２８により、入力電圧とディジタル・アナログ変換
器２６の出力を比較する。入力電圧が最初の人力比較値
Ｖ２を越えて＾れば、制＃回路２９は次のクロックで次
のビットｆＯＮする。このことは、入力電圧ｔ−３Ｖ／
４の電圧と比較することＫなる。もし入■ 力電圧が最初の入力比較値■より小さければ、制御回路
２９は最初のビットをリセットし、次のクロックにて次
のビットをＯＮする。このことは、■ 入力電圧を−の電圧と比較することになる。
理図を示す。同図においては、変換スタート信号により
、クロック信号に同期して制御回路２９が最上位ピッ）
ｆＯＮすることにより、ディジタル・アナログ変換器２
３は基準電圧ＶのＶ／２なる電圧を出力する。ご仁で比
較器２８により、入力電圧とディジタル・アナログ変換
器２６の出力を比較する。入力電圧が最初の人力比較値
Ｖ２を越えて＾れば、制＃回路２９は次のクロックで次
のビットｆＯＮする。このことは、入力電圧ｔ−３Ｖ／
４の電圧と比較することＫなる。もし入■ 力電圧が最初の入力比較値■より小さければ、制御回路
２９は最初のビットをリセットし、次のクロックにて次
のビットをＯＮする。このことは、■ 入力電圧を−の電圧と比較することになる。
このようにクロック毎に順次下位ビットｉＯＮし、ディ
ジタル・アナログ変換し、入力電圧と比較し、その結果
によって前回のビットをリセットしながら最後の最下位
ビットが決定するまで比較する。シリアル出力は、セッ
ト／リセットの状態會クロック信号と同期して外部へシ
リアル出力されるもので、パラレル出力は最下位ビット
が決定するとパラレル出力されるものである。ステータ
スは変換中である事を示す出力信号である◎第４図は本
発明の構成を示すブロック図である。
ジタル・アナログ変換し、入力電圧と比較し、その結果
によって前回のビットをリセットしながら最後の最下位
ビットが決定するまで比較する。シリアル出力は、セッ
ト／リセットの状態會クロック信号と同期して外部へシ
リアル出力されるもので、パラレル出力は最下位ビット
が決定するとパラレル出力されるものである。ステータ
スは変換中である事を示す出力信号である◎第４図は本
発明の構成を示すブロック図である。
同図において、プログラマブル・ゲイン−アンプ１１は
前記４２図で説明し念ものである。サンプル・ホールド
回路１２及び３４はアナログ・ディジタル変換中、アナ
ログ信号ＩＣｔ一定に保持させるものである。アナログ
・ディジタル変４４５１３は第３図で説明した遂次比較
型のアナログ・ディジタル変換器である。バッファ１４
は計算機よりディジタル量ｔ−ｍむとき、データｌｄを
データバスｌｅＫ出力するものである。コントローラ３
２は、本発明を実現する為の制御回路である。３１は、
コントローラ３２よりシフトパルスを受けてシフトする
シフトレジスタである。バッファ３３は、シフトレジス
タ３１のデータ、つマリゲイン定数を計算機で読んだ場
合、シフトレジスタ３１出力をデータバス１ｅへ出力す
るものである。
前記４２図で説明し念ものである。サンプル・ホールド
回路１２及び３４はアナログ・ディジタル変換中、アナ
ログ信号ＩＣｔ一定に保持させるものである。アナログ
・ディジタル変４４５１３は第３図で説明した遂次比較
型のアナログ・ディジタル変換器である。バッファ１４
は計算機よりディジタル量ｔ−ｍむとき、データｌｄを
データバスｌｅＫ出力するものである。コントローラ３
２は、本発明を実現する為の制御回路である。３１は、
コントローラ３２よりシフトパルスを受けてシフトする
シフトレジスタである。バッファ３３は、シフトレジス
タ３１のデータ、つマリゲイン定数を計算機で読んだ場
合、シフトレジスタ３１出力をデータバス１ｅへ出力す
るものである。
次（この４４４図の動作を第５図を参照しながら説明す
る。すなわち第５図において、計算機からデータバスｔ
ｅ６ｃ変換スタート信号ＣＯＶ・８Ｔ （Ｉｇ）が出力
されると、コントローラ３２からサンプル・ホールド回
路３４に対し、サンプルからホ・−ルドに切換える信号
８／）（−Ａ（３ｇ） を出力し、アナログ人力１ａ
ｔＰホールドする。またコントローラ３２よりサンプル
・ホールド回路１２に対し、サンプルからホールドに切
換える信号８／Ｈ−Ｂ（３ａ） を出力し、プログラマ
ブル・ゲイン・アンプ１１の出力１ｂｌホールドする。
る。すなわち第５図において、計算機からデータバスｔ
ｅ６ｃ変換スタート信号ＣＯＶ・８Ｔ （Ｉｇ）が出力
されると、コントローラ３２からサンプル・ホールド回
路３４に対し、サンプルからホ・−ルドに切換える信号
８／）（−Ａ（３ｇ） を出力し、アナログ人力１ａ
ｔＰホールドする。またコントローラ３２よりサンプル
・ホールド回路１２に対し、サンプルからホールドに切
換える信号８／Ｈ−Ｂ（３ａ） を出力し、プログラマ
ブル・ゲイン・アンプ１１の出力１ｂｌホールドする。
また、アナログ・ディジタル変換スタートパルスム／Ｄ
・８ Ｔ ０Ｉｔ−発生すると、繭紀第３図で説明した
ように、内蔵されたクロック信号により、順次最上位ピ
ットよ）比較され、その結果がクロック信号ＣＬＯＣＫ
（ａｃ ）と同期してシリアル出力８・Ｄ・０ＵＴ（３
ｄ）となって、コントローラ３２に入力する。
・８ Ｔ ０Ｉｔ−発生すると、繭紀第３図で説明した
ように、内蔵されたクロック信号により、順次最上位ピ
ットよ）比較され、その結果がクロック信号ＣＬＯＣＫ
（ａｃ ）と同期してシリアル出力８・Ｄ・０ＵＴ（３
ｄ）となって、コントローラ３２に入力する。
コントローラ３２ ＦｉＣＬＯＣ’に、ＡＮＤ ８ＤＯ
ＵＴでシフトパルス８ＰＰＬ８（３ｓり ｔ−発生させ
ると、シフトレジスタ３１は８・ＲＩＧ １ 、２ 、
４・・・のようＫｌデータをシフトしてゆき、プログラ
マブル・ゲイン・アンプ１１に対して１倍、２倍、４倍
と、サンプル・ホールド回路３４でホールドし是アナロ
グ人力１ａ ｆ増幅して、アンプ出力１ｂｉ得る。？！
Ａ５図では、アナログ人力２Ｖ Ｋ対して、４ｖ、Ｂｖ
と増幅される様子を示している。
ＵＴでシフトパルス８ＰＰＬ８（３ｓり ｔ−発生させ
ると、シフトレジスタ３１は８・ＲＩＧ １ 、２ 、
４・・・のようＫｌデータをシフトしてゆき、プログラ
マブル・ゲイン・アンプ１１に対して１倍、２倍、４倍
と、サンプル・ホールド回路３４でホールドし是アナロ
グ人力１ａ ｆ増幅して、アンプ出力１ｂｉ得る。？！
Ａ５図では、アナログ人力２Ｖ Ｋ対して、４ｖ、Ｂｖ
と増幅される様子を示している。
ここでアナログ・ディジタル変換器１ｊの７リアル出力
８・ＤＯＵｉ’ （３ｄ ）がＩＫなると、これ以上ゲ
インを上げると入力レンジがオーバーするコトトなシ、
プログラマブル・ゲイン・アンプ１１は、ここで固定す
る。ここまでがアナログ入力に対するレンジチェックサ
イクルである。次に８・ＤＯＵＴ（３ｄ）が１になると
、サンプル・ホールド回路１２に対してコントローラ３
２はサンプル［号８／ＩＩ（３ａ） ｔ−出力し、プロ
グラマブル・ゲイン・アン７’ｌｌで４倍されたアナロ
グ信号１ｂをサンプルし、充分なサンプル時間をとった
後ホールドし、アナログ信号８ ／Ｈ−０ＵＴ （Ｉ
Ｃ）を一定に保持する。
８・ＤＯＵｉ’ （３ｄ ）がＩＫなると、これ以上ゲ
インを上げると入力レンジがオーバーするコトトなシ、
プログラマブル・ゲイン・アンプ１１は、ここで固定す
る。ここまでがアナログ入力に対するレンジチェックサ
イクルである。次に８・ＤＯＵＴ（３ｄ）が１になると
、サンプル・ホールド回路１２に対してコントローラ３
２はサンプル［号８／ＩＩ（３ａ） ｔ−出力し、プロ
グラマブル・ゲイン・アン７’ｌｌで４倍されたアナロ
グ信号１ｂをサンプルし、充分なサンプル時間をとった
後ホールドし、アナログ信号８ ／Ｈ−０ＵＴ （Ｉ
Ｃ）を一定に保持する。
この時前段のサンプル・ホールド回路３４に対し、ホー
ルドを解除し、サンプル状態にする。
ルドを解除し、サンプル状態にする。
次にこのアナログ入力信号に対し、アナログ・ディジタ
ル変換をする変換スタート信号Ａ７’ｏ−ｓ’ｒ（３ｂ
） ｔ−コントローラ３２より出力し、内部クロック信
号によプ最上位ビットから最下位ビットが決定されるま
で比較され、アナログ・ディジタル変換を完了すると、
完了信号８ＴＡＴＵ８ （３ｆ）がアナｏ／・ディジタ
ル変換器１３から出力されるので、計算機はこの信号に
てディジタル量１ｄ ｉバッファ１４を介して読みとり
、かつ、ゲイン定数シフトレジスタ３１の内容をバッフ
ァ３３を介して読みとる事によシ、実際の入力値を読み
とる事ができる。
ル変換をする変換スタート信号Ａ７’ｏ−ｓ’ｒ（３ｂ
） ｔ−コントローラ３２より出力し、内部クロック信
号によプ最上位ビットから最下位ビットが決定されるま
で比較され、アナログ・ディジタル変換を完了すると、
完了信号８ＴＡＴＵ８ （３ｆ）がアナｏ／・ディジタ
ル変換器１３から出力されるので、計算機はこの信号に
てディジタル量１ｄ ｉバッファ１４を介して読みとり
、かつ、ゲイン定数シフトレジスタ３１の内容をバッフ
ァ３３を介して読みとる事によシ、実際の入力値を読み
とる事ができる。
第５図の例で、実際の入力電圧が２ｖだったとすると、
入力レンジチェックサイクルで４倍され、プログラマブ
ル・ゲイン・アンプｌｌＫて８ｖに増幅され、アナログ
・ディジタル変換器１３にてディジタル量に変換すると
（アナログ・ディジタル変換器の分解能ｌｌ１８ビツト
でユニポーラとする入ディジｆｉ ｋ 量ｕ ２５６
Ｘ Ａ！ｇ−＝ ２０４．８ ＝ １１００１１００
トする。ま九、ゲイン定数は４倍として読み出せるので
、実際の人力は、１１００１１００−）−４−ｔ’ ０
ＯＩ１００ＩＢ： する。すなわちアナログ量の２Ｖ
Ｋ相歯する。
入力レンジチェックサイクルで４倍され、プログラマブ
ル・ゲイン・アンプｌｌＫて８ｖに増幅され、アナログ
・ディジタル変換器１３にてディジタル量に変換すると
（アナログ・ディジタル変換器の分解能ｌｌ１８ビツト
でユニポーラとする入ディジｆｉ ｋ 量ｕ ２５６
Ｘ Ａ！ｇ−＝ ２０４．８ ＝ １１００１１００
トする。ま九、ゲイン定数は４倍として読み出せるので
、実際の人力は、１１００１１００−）−４−ｔ’ ０
ＯＩ１００ＩＢ： する。すなわちアナログ量の２Ｖ
Ｋ相歯する。
このようにして本発明によれば、微少大刀に対して高精
度で変換することのできる、効果的なアナログ・ディジ
タル装置が提供できる。
度で変換することのできる、効果的なアナログ・ディジ
タル装置が提供できる。
第１図は従来のアナログ・ディジタル変換装置の構成図
、第２図はプログラマブル・ゲイン・アンプの構成図、
第３図は基本的な逆火比較型アナログ・ディジタル変換
器の原層図、第４図は本発明の一実施例鷺示すアナログ
・ディジタル変換装置のブロック図、第５図は本発明の
動作を示す構成要部の夕゛イムチャートである。
、第２図はプログラマブル・ゲイン・アンプの構成図、
第３図は基本的な逆火比較型アナログ・ディジタル変換
器の原層図、第４図は本発明の一実施例鷺示すアナログ
・ディジタル変換装置のブロック図、第５図は本発明の
動作を示す構成要部の夕゛イムチャートである。
Claims (1)
- ｓ１段にプログラマブル・ゲイン・アンプを備えたアナ
ログ・ディジタル変換器にお−て、アナログ入力レペル
に応じて自動的にプログラマブル・ゲイン・アンプのゲ
イン定数を決定し最大レンジでアナログ・ディジタル変
換を行なうコントローラを論け、アナログ入力信号を高
精度で変換することを轡黴としたアナログ・ディジタル
変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12590281A JPS5829219A (ja) | 1981-08-13 | 1981-08-13 | アナログ・デイジタル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12590281A JPS5829219A (ja) | 1981-08-13 | 1981-08-13 | アナログ・デイジタル変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5829219A true JPS5829219A (ja) | 1983-02-21 |
Family
ID=14921729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12590281A Pending JPS5829219A (ja) | 1981-08-13 | 1981-08-13 | アナログ・デイジタル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5829219A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609279A (ja) * | 1983-06-28 | 1985-01-18 | Canon Inc | 画像形成条件の制御装置 |
| JPS63198417A (ja) * | 1985-12-19 | 1988-08-17 | アンステイテイ フランセ−ズ ド ペトロ−ル | 高ダイナミツク信号を増幅・標本化する装置 |
| JPS6454932A (en) * | 1987-06-29 | 1989-03-02 | Gen Electric | Data converting circuit |
| JPH02162012A (ja) * | 1988-12-16 | 1990-06-21 | Asano Kenkyusho:Kk | 成形装置のトリミング製品取出し装置 |
-
1981
- 1981-08-13 JP JP12590281A patent/JPS5829219A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609279A (ja) * | 1983-06-28 | 1985-01-18 | Canon Inc | 画像形成条件の制御装置 |
| JPS63198417A (ja) * | 1985-12-19 | 1988-08-17 | アンステイテイ フランセ−ズ ド ペトロ−ル | 高ダイナミツク信号を増幅・標本化する装置 |
| JPS6454932A (en) * | 1987-06-29 | 1989-03-02 | Gen Electric | Data converting circuit |
| JPH02162012A (ja) * | 1988-12-16 | 1990-06-21 | Asano Kenkyusho:Kk | 成形装置のトリミング製品取出し装置 |
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