JPS5829540B2 - 拡張主メモリ・アドレス指定装置 - Google Patents

Description

【発明の詳細な説明】 本発明は電子ディジタル・コンピュータ・システムのア
ドレス形成サブシステムに関する。

コンピュータ・システムが使用する基本命令フォーマッ
トはアドレス・フィールド、命令コード・フィールドお
よびタグ・フィールドを有する。

本発明は、オペランドおよび命令の双方について命令ア
ドレス・フィールドの長さを越えてアドレス・フィール
ド空間の広さを拡張する。

特に、高レベルのマルチプログラミングを支持する大型
コンピュータ・システムに対しては、拡張した範囲の主
メモリを支持することの望ましい場合が度々ある。

例えば、アドレス・フィールドが１８ビツトを有する命
令形式では、指定できるアドレスの長さは２５６にワー
ド（Ｉ Ｋ＝１０２４）である。

データ処理量が増加するにつれて、数百万ワードをアド
レスすることが更に望ましくなる。

一般に、この要求はアドレスの長さを拡張する補助レジ
スタを利用することを意味し、この場合補助レジスタは
アドレス・フィールドの長さより大きな容量を有する。

形成したアドレスは、オペランド・アドレス、ユーザー
・プログラム命令アドレスおよびオペレーティング・シ
ステム命令アドレスを含む。

拡張したアドレス設計の主要な関心事は、従来および将
来のコンピュータ・システムおよびオペレーティング・
システムとできるかぎり互換性をもつべきことである。

すなわち、拡張アドレス機能をもたないハードウェアお
よびソフトウェアに最小限の変更しか要求すべきでない
ことである。

関連して考慮すべき問題としては拡張アドレス設計がコ
ンピュータ・システムのタイミングに大きな影響を与え
ないことである。

このアドレス設計は、オペランドおよび命令アドレスの
形成の手続に対し時間に関して大きく衝撃を与えるべき
ではない。

オペランド・アドレス又は命令アドレスを取出してこれ
をメモリ・アドレス・レジスタに好適な絶対アドレス形
式に変えるためにハードウェア（あるいはファームウェ
ア）が許容する時間は、増加すべきではない。

これがハードウェアの互換性を保持しコンピュータ速度
を維持する条件である。

主メモリの任意の部分にルーチンをもつことができ更に
主メモリの任意の他の部分のロケーションを参照できる
オペレーティング・システムについては特別な問題があ
る。

ユーザー・プログラムに関連したオペレーティング・シ
ステムのセグメント（主メモリに永久に常駐するオペレ
ーティング・システムの部分である）について、ハード
コア・モニタのルーチンを参照することも共通である。

ここでオペレーティング・システムのセグメントのアド
レスと主メモリのハードコア・モニタ・ルーチンのアド
レスとはコンピュータの命令アドレス・フィールドのア
ドレスの長さを超える量だけ異なる。

また、アドレス形成時間が増加しないことが重要である
。

したがって、本発明の目的は、拡張アドレス機能をもっ
ていないプロセサと互換性のある拡張アドレス指定のた
めの装置を提供することである。

更に、本発明の目的は、アドレス準備時間を増加しない
拡張アドレス指定装置を提供することである。

本発明を要約すると、命令アドレス・フィールドによっ
て指定されるオペランド・アドレスを有するように設計
されておりかつ互換性を有する命令カウント・レジスタ
を有するデジタル・コンピュータにおいて、オペレーテ
ィング・システム・プログラムとユーザー・プログラム
の双方に対するアドレス可能な絶対メモリの長さを拡張
する機構が設けられる。

ユーザー・プログラム用のベース・アドレス・レジスタ
は拡張レジスタによって拡張され、１対のマスター・ベ
ース・レジスタはオペレーティング・システム・プログ
ラム・アドレスを変更するために設けられている。

アドレス形成用の制御論理回路と拡張された絶対アドレ
スを発生する加算論理回路とは結合され、それによって
絶対アドレス発生に必要なコンピュータ時間は増大され
ない。

オペレーティング・システムの手続については、コア常
駐のモニタ・ソフトウェアと拡張された主メモリ内のあ
るルーチンとの間の伝送は、いかなるベース・アドレス
・レジスタの記憶動作または変更動作をも必要とせずに
アドレス・フィールドの所定ビットを使うことによつ行
われる。

以下図面を参照して本発明を詳記する。

第１図は本発明の好適な実施例を具体化する演算装置に
必要な主要な構成要素と接続関係とを示している。

このデータ処理システムの更に詳細な記述に関しては、
１９６８年１１月２６田こ公示のデー・エル・パース氏
（Ｄ、 Ｌ、 Ｂａｈｒｓ）その他による米国特許第３
，４１３，６１３号の「再構成可能なデータ処理システ
ム」および１９７１年５月５日出願のジエー・エル・キ
ンデン氏（Ｊ、 Ｌ。

Ｋｉｎｄｅｌｌ）その他による米国特許願第１４０，４
３７号の「２の補数表記で表わした丸め数」を参照され
たい。

主メモリ１０はデータ・ワードおよび命令ワードをＺＤ
Ｉスイッチ１１を介してアドレス準備装置８０とＺＡス
イッチ１３とに向ける。

メモリ・アドレスはアドレス・レジスタ７６から得られ
る。

このメモリ・アドレスはアドレス準備装置８０により形
成される。

１対のデータ・ワードはＺＡスイッチ１３およびＺＰス
イッチ１２によって７２ビツトＭレジスタ１４に送られ
る。

ＺＪスイッチ２０はデータ・ワードをＭレジスタから主
人加算器３８用の１対のオペランド・レジスタの１つで
ある７２ピッｌ−Ｎレジスタ３６へ選択的に接続する。

第２のオペランド・レジスタは７２ビツトＮレジスタ４
０であり、これはＺＱスイッチ４２からロードされる。

Ａ加算器３８は７２ビツトのフル・アダーであり、２の
補数の加算および減算の算術演算とＯＲ，ＡＮＤおよび
ＥＸＣＬＵＳＩＶＥ−ＯＲ（排他的論理和）の論理演算
を選択的に行う。

Ａ加算器への入力は、１つの第１オペランド入力として
Ｎレジスタ３６を有するＺＨアゲート７と、１つの第２
オペランド入力としてＮレジスタ４０を有するＺＮゲー
ト４１と、によって選択される。

Ａ加算器の出力は７２ビツトのＡｓレジスタ５５に記憶
され、そしてＺＱスイッチ４２によってＮレジスタに選
択的に送られ得る。

ＡＳＳレジスフ内容はＺＤスイッチ３２によってメモリ
に記憶されるか、あるいはＺＬスイッチ４８によって７
２ビツト・アキュムレータであるＡＱレジスク５６にそ
れぞれ選択的に送られる。

ＺＲスイッチ４６を介してアキュムレータ５６の内容は
ＺＪスイッチ２０およびＺＱスイッチ４２によってＮレ
ジスタあるいはＮレジスタに選択的に送られる。

ＺＤＩスイッチ１１を通過するメモリ１０からのワード
の指数部は更に、浮動小数点数から指数部を分離する目
的でＺＵスイッチ１６によって１０ビツトＤレジスタ２
２に選択的に送られ右整列するか、あるいはシフト・カ
ウントなどを維持する目的でＺＣスイッチ２７によって
１０ビ゛ントのＡＣＴレジスタ２Ｂに送られる。

指数部Ｅ加算器３４は指数処理および補助機能を行うよ
うに設けられている。

指数加算器３４への入力はＺＥスイッチ２５およびＺＧ
スイッチ２６から得られる。

指数加算器３４の出力はＺＦスイッチ２４．ＺＵスイッ
チ１６およびＺＣスイッチ２７に接続されている。

ＺＦスイッチ２４はＤレジスタ２２からのオペランドと
指数加算器３４からのオペランドとをＥレジスタ３０へ
送る。

第１図は、拡張アドレス回路を使用する中央プロセサの
スイッチ、レジスタ、および加算器の組合せのブロック
図である。

これらの素子を特に具体的にすることは本発明にとって
重要でない。

Ａ加算器３８を具体化するには７２個のフル・アダーを
使用すれば十分であり、各アダーはこれに印加される各
オペランドの対応するビット位置からの１ビツトと次の
下位の桁のフル・アダーからのキャリー人力とを入力と
して有する。

実際には、アダーは、所望なプロセサの効率に従ってキ
ャリー先見論理回路、条件付き和論理回路などによって
キャリー伝達時間を減少するように好ましくは変更され
る。

レジスタは好適には制御信号によって直流ゲートされる
。

スイッチは第４図に示すゲート６１−６５のような１組
の並列論理ゲート段を含む。

第２図は、拡張レジスタ１１０、ベース・アドレス・レ
ジスタ１２０、マスター・ベース・アドレス・レジスタ
ＭＢＡ１３０及びＭＢＢ１４０を使用してマスター・モ
ードにて拡張絶対アドレスを形成するアドレス準備装置
８０のブ田ンク図′を示す。

基本ベース・アドレス・レジスタ１２０に加えて、３つ
の附加的なアドレス準備レジスタが設けられており、こ
れらは、ベース・アドレス・レジスタ１２０の長さを拡
張するベース拡張レジスタ１１０と、第１の補助ベース
（ＭＢＡ）レジスタ１３０と第２の補助ベース（ＭＢＢ
）レジスタ１４０である。

拡張レジスタ１１０は６ビツトの容量を有し、補助レジ
スタ１３０および１４０はそれぞれ１５ビツトの容量を
有する。

それら補助レジスタは５１２ワードのモジュールのメモ
リーをアドレスするようにされているので、アドレスの
長さは１６，３８４にワードのメモリまで拡張される。

これらレジスタの夫々はそれぞれのロード命令に従って
ＺＤＩスイッチ１１により共通母線Ｚ１００−１□から
ロードされる。

これらすべてのレジスタはレジスフ選択ＺＢＡスイッチ
１６０に接続されている。

アドレス準備ベース・アドレス加算器１７０はＺＢＡス
イッチ１６０とＺＣスイッチ１９とからの入力に応答す
る。

ベース・アドレス加算器１７０は、ＺＢＡ制御論理回路
１８０に従って入力オペランドの和かまたは変更しない
ＺＣオペランドかのいづれかを発生する。

ＺＣオペランドは命令■レジスタ７８あるいは命令カウ
ンタＩＣレジスタ４４から得られる。

その命令レジスタ７８からのアドレスはＡＡ加算器１８
によって選択的にインデックスされ、このＡＡ加算器は
ＡＱレジスタ５６のようなレジスタからの入力を選択す
るＺＸスイッチ５７から第２の入力を受取る。

命令カウンタ・レジスタ４４からの出力アドレス信号は
ＩＡ加算器４５によって選択的に増分される。

実際には、所与時間において、プロセサは、ユーザー・
スレーブ・プログラム命令かあるいはオペレーティング
・システム・マスター・モード・プログラム命令のいづ
れかを実行する。

プロセサがスレーブ・プログラムを実行しているときは
、命令およびオペランドのアドレスはすべての場合にベ
ース・アドレス・レジスタＢＡ’Ｒによって変更される
。

プロセサがマスター・モード・プログラムを実行してい
るときは、命令およびオペランドのアドレスは、その元
のアドレスが３２Ｋかそれ以上であれば通常マスター・
ベース・アドレス・レジスタＭＢＡによって変更される
。

しかしながら、もし命令の命令コードにおいて特殊なマ
スター・モード・アキュムレータ・ロード／ストア動作
が指定される場合、マスター・モード・ベース・アドレ
ス・レジスタＭＢＢはオペランド・アドレスに加算され
る。

ＢＡＲレジスタ１２０ 、 ＭＢＡレジスク１３０゜Ｍ
ＢＢレジスク１４０およびＥＸＴ（拡張）レジスタ１１
０は第３図に詳細に示されている。

ＺＤＩスイッチ１１およびインバータ１００からの共通
組のアドレス線Ｚ１００−Ｚ１１７はそれらレジスタ群
に接続されている。

ＢＡＲレジスタ１２０は、それぞれが＄ＢＡＲ信号によ
ってゲートされる４人カー４出力のラッチ装置である素
子１２０ａ −ｅから成る。

このレジスタでは１８ビツトの記１意で十分であるため
に、２つの素子１２０ａと１２０ｅにおける１対の入力
−出力線は使用されない。

ＢＡ’Ｒレジスタ１２０の出力はＲＢＡＲＯｏ−ＲＢＡ
Ｉ ７として示される。

同様に、ＭＢＡレジスク１３０とＭＢＢレジスク１４０
はラッチ素子１３０ａ−ｄと１４０ａ−ｄから戒り、そ
れぞれＲＭＢＡＯＯ−ＲＭＢＡＩ ４とＲＭＢＢｏｏ−
ＲＭＢＢ１４の出力信号を発生する。

更に、ＥＸＴレジスク１１０は素子１１０ａと１１０ｂ
とから戒り、出力信号ＲＥＸＴ００−ＲＥＸＴ０５を発
生する。

第４図はＺＢＡスイッチ１６０の最初のビット段を含む
論理図である。

ゲート６１−６６は次の式を実行する。

ＺＢＡＯＯ’＝（ＤＳＥＬ−ＥＸＴ−ＲＥＸＴＯＯ＋Ｄ
ＳＥＬ−ＭＢＡ−ＲＭＢＡＯＯ＋ＤＳＥＬ−ＭＢＢ・Ｒ
，ＭＢＢＯＯ＋Ｏ）’ および ＺＢＡＯＯ＝（ＺＢＡＯＯ’）’ここでプライ
ム記号は補数を表わしている。

制御信号は、存在する制御信号ＡＤＤ−ＢＡＳＥ、命令
レジスタ７８の第１０ビツトであるＲＩＷＲＯＯ９、お
よびＰＩＡから発生される。

レジスタ選択信号は次の如く発生される。

下位桁ビットは同じように作られる。

制御信号ＲＩＷＲＯ０９はデコード論理回路７９から得
られ、オペランドの絶対アドレスを作るのにＭＢＢレジ
スタを用いる命令コードの部類に属するある命令コード
のデコードの状態を表わす。

ゲート３１，３３，３５、および３９はコンピュータの
状態を指示する１対のフリップフロップとして動作する
。

ゲート３５と３９は一時的なマスター・モードあるいは
監視状態を表わすＦＴＥＭＰＭＳＴＲ信号を発生し、こ
れに続いて通常は長い時間の間のマスター・モード状態
を示すＦＭＳＴＲ／５ＬＶＥ信号がゲート３１と３３か
ら発生される。

したがって、ゲート３２はゲート３１，３３゜３５、お
よび３９に応答してＤＡＤ Ｄ−ＢＡ Ｓ Ｅ’信号を
発生する。

Ｉ）ＡＤＤ−ＢＡＳＥ’信号は、補数化されて非マスタ
ー・モードあるいはスレーブ状態が、ＢＡＲベース・レ
ジスタとＥＸＴレジスタとがアドレス変更のため使用さ
れている間、存在することを表わす。

マスター・モードにおいては、ＭＢＡレジスクあるいは
ＭＢＢレジスクの一方を用いて（ハード・コア・モニタ
が指定されなければ）アドレスを変更する。

制御論理回路４１は一般にプログラム実行に従ってＦＭ
ＳＴＲ／５ＬＶＥおよびＦＴＥＭＰ−ＭＳＴＲをセット
及びリセットする。

このマスター・モードのときには、スレーブ・モードへ
の転移は、通常はＲＥＴＵＲＮ命令あるいはＴＳＳ（ス
レーブの転送及びセット）の実行の結果である。

スレーブ・モードにあるとき、マスター・モードへの転
移は通常割込あるいは故障状態に遭遇した結果である。

コンピュータ・システムは命令を対で取り出し、それぞ
れの取り出し後に分岐形式の状態が無いときにはＩＣレ
ジスタに従って別の命令対が取り出される。

制御論理回路４１はＰ Ｉ Ａ’信号を発生し、この信
号は順次の命令対の取り出しに対するアドレス準備が要
求されてないことを示す。

したがって、コンピュータがマスター・モードにあると
き、かつ順次の命令取り出しが要求されていないとき、
かつＭＢＢレジスクを指定する命令の部類に属するある
命令が実行されているとき、ゲート５１及び５７はＭＢ
Ｂレジスタを選択する。

同様に、コンピュータがマスター・モードにあるときか
つＭＢＢレジスタが指定されないとき、ゲート５１，５
４、および５８はＭＢＡレジスタを選択する。

デコード論理回路７９によってデコードされるような命
令レジスタ７８の命令コードに従って、そのロードされ
るべきレジスタを指定する命令が実行されるときに、制
御論理回路４１は更に信号＄ＢＡＲ，＄ＭＢＡ、＄ＭＢ
Ｂ、および＄ＥＸＴを発生してそれぞれのレジスタをゲ
ートする。

マスター・モードにあるときには、ゲート４３，４４，
４７および４９はアドレス準備の無効スイッチング制御
を提供する。

２つの最上位ビットが共にゼロでありかつコンピュータ
カマスター・モードにあるとき、ＭＢＡレジスタ選択は
無効にされそしてＺＹスイッチからの有効アドレスが絶
対アドレスとして選択される。

第５図ａ乃至第５図Ｃおよび第６図には、ＺＣスイッチ
１９からの線ＺＣＯＯ−０８の初期アドレスにＺＢＡス
イッチ１６０からのベース・レジスタ・アドレスを選択
的に加えるベース・アドレス加算器１７０用の論理回路
が設けられている。

最下位ビットに対しては、ゲー１−３６１−３６３と３
６９が基本発生係数と和係数とを形成する。

ゲー１−３６５−３７０は最下位ビットを形成する。

ゲー１−３５２−３５５は中間のキャリー先見係数を作
る。

次のビットについては、ゲート３４１−３４３と３３９
は最下位ビットに関すると同じような方法で基本発生係
数ＢＡＡＧＯ７と和係数ＢＡＡＳＯ７を作る。

ゲート３４４−３５０は所望の第２ビツトを作る。

次のビットについては、ゲート３２１−３２３と３３９
が基本発生係数ＢＡＡＧＯ６と和係数ＢＡＡＳ０６を作
る。

ゲート３２８−３３０はキャリー先見項を作る。

ゲート３０９ ３１４は第３ビツトを作る。

同じようにしてゲート３０１−３０３．３１９ 。

２８１−２８３，２９９，２６１−２６３，２７９゜２
４１−２４３．２５９．２２１−２２３．２３９２０１
−２０３は基本発生係数と和係数（ＢＡＡＧＯ５。

ＢＡＡＳＯ５）、（ＢＡＡＧＯ４，ＢＡＡＳＯ４）。

（ＢＡＡＧＯ３，ＢＡＡＳＯ３）、（ＢＡＡＧＯ２゜Ｂ
ＡＡＳＯ２） 、 （ＢＡＡＧＯＩ 、 ＢＡＡＳＯｌ
）、および（ＢＡＡＧＯＯ，ＢＡＡＳｏｏ）を作る。

ゲート３０６−３０８と３１６は第４ビツトのキャリー
先見係数を作る。

ゲート３０４ ３１５は第４ビツトを発生する。

ゲート２８８ 見係数を作る。

２９２は第４ビツトのキャリー先 更にゲート２８４−２８７および２９３−２９６は第４
ビツトが作られたと同じような方法で第５ビツトを作る
。

すなわち、残りの出力ビットＢＡＡＯＯ−０３はゲート
２６４−２６７．２７６−２７８，２７０，２４４゜２
４５．２５１−２５３，２５８，２２４．２２５２３１
−２３６．２０４．２０５、および２１３−２１８を用
いてビットＢＡＡＯ４と同じような方法で作られる。

第６ビツトのキャリー先見係数はゲート２７１２７５に
よって発生される。

ここでＢＡＡＣＸはゲート２６８ 作られる。

２７０によって 第７ビツトのキャリー先見係数はゲート２４６２４８と
２５４によって作られる。

第１ビツトのキャリー先見係数はゲート２２６−２３０
によって作られる。

第８ビツトのキャリー先見係数がゲート２０７２１２に
よって作られるならば、 ６つの最上位ピッ１−ＢＡＥＯＯ−０５については、キ
ャリー係数のみが次に下位のビット８のキャリー出力か
ら生じ、第６図の論理回路を簡潔にしている。

最下位ピッ）ＢＡＥＯ５については、出力ビットはゲ’
−） ９６と１９６−１９８によって作られる。

ここでＢＡＥＣＸはゲート１８５ １９５によっ て作られる。

ＢＡＥＯ４はゲート９５．１７６−１７８および１８１
−１８３／Ｉこよって作られる。

ＢＡＥＯ３はゲート９４．１６６．１６８．１６９゜１
７１、および１７３−１７５によって作られる。

ＢＡＥ０２はゲート９３，１５９、および１６１１６５
によって作られる。

ＢＡＥＯＩはゲート９２ 、１４７−１４８、および１
５５−１５８によって作られる。

ＢＡＥＯＯはゲート９１．１４２．１４４−１４６およ
び１５１−１５３によって作られる。

拡張アドレス機能および有効アドレスｙを用いて絶対ア
ドレスＹを作るのに４つの基本的な方法がある。

ユーザー プログラムすなわちスレーブ・プログラムを
実行するときは、拡張アドレス指定を用いずにアドレス
準備をするのと実質的には同じような方法で式；１）が
用いられる。

同様に、コア常駐オペレーティング・システム（ハード
コア・モニタ）内の命令を実行するときは、式（４）が
用いられ、有効アドレスと絶対アドレスは同一である。

マスター・モードであるがハードコア・モニタにはない
ときには、式（２）あるいは式（３）のいずれかが用い
られる。

有効アドレスの２つの最上位ビットがゼロでないときは
式（２）が用いられる。

実行される命令の命令コードがＭＢＢアドレス変更に関
連する部類に属し、かつ有効アドレスの２つの最上位ビ
ットが共にゼロでないときにのみ、式（３）が用いられ
る。

したがって、スレーブ・プログラム（あるいはユーザー
・プログラム）および監視プログラム（あるいはマスタ
ー・モード・プログラム）間の転移は特別なベース・ア
ドレス・レジスタの変更並びにベース・アドレス・レジ
スタの退避をせずに行うことができる。

更に、マスター・モードにあるときには実質的に３つの
ベース・アドレス・レジスタを利用することができ、こ
れによって余分なベース・アドレス変更並びＧことのベ
ース・アドレス・レジスタ退避も必要がなく、シたがっ
てアドレス準備時間を増大することもない。

【図面の簡単な説明】

第１図は２進の、２の補数のデジタル・コンピュータの
演算装置を構成するレジスタ、スイッチおよび加算器を
示す本発明の好適な実施例のブロック図であり、第２図
は第１図のアドレス準備論理回路装置のブロック図であ
り、第３〜６図は第２図のアドレス準備論理回路装置を
具体化する論理回路図である。 図において、１０は主メモリであり、７６はアドレス・
レジスタであり、８０はアドレス準備装置であり、１１
−１３はスイッチであり、７８は■レジスタであり、１
４はＭレジスタであり、３６はＮレジスタであり、３８
は加算器であり、４０はＮレジスタであり、５５はＡＳ
レジスタであり、５６はＡＱレジスクであり、３０はＥ
レジスタであり、２２はＤレジスタであり、２８はＡＣ
Ｔレジスタであり、３４は加算器であり、３２．２０．
４１．４２，３７，４６，４８゜１６．２５−２７はそ
れぞれスイッチであり、４４はカウンタ・レジスタであ
り、４５は加算器であり、４７はデコーダであり、１８
は加算器であり、７９はデコーダであり、１１０はベー
ス拡張レジスタであり、１２０は基本ベース・アドレス
・レジスタであり、１３０と１４０は補助ベース・レジ
スタであり、１８０は制御論理回路であり、１７０はベ
ース・アドレス加算器であり、１２０ａ−１２０ｅはＢ
ＡＲレジスタであり、１３０ａ−１３０ｅはＭＢＡレジ
スタであり、１４０ａ−１４０ｅはＭＢＢレジスタであ
り、１１０ａ−１１０ｂはＥＸＴレジスタである。

Claims (1)

1. 【特許請求の範囲】 １ 動作において少くともマスター・モードとスレーブ
   ・モードとを有するデジタル・コンピュータのための拡
   張アドレス指定装置であって、（イ） ｎビットのアド
   レス・フィールドと命令コード・フィールドとを有する
   コンピュータ命令ワードを記憶する命令レジスタ７８と
   、 （ロ）前記命令レジスタのアドレス・フィールド部分の
   １部分に応答し、前記アドレス・フィールドの少なくと
   も１ビツトに関しゼロでない値を表わす選択信号を発生
   する拡張アドレス感知論理回路１８０と、 （／→ 前記命令レジスタに接続されており、前記命令
   レジスタから有効アドレスを選択的に得る有効アドレス
   ・ゲート手段１９と、 に）前記有効アドレス・ゲート手段の出力を選択的に受
   取り、絶対メモリ・アドレスを発生するように構成され
   た加算器１７０と、 （羽 スレーブ・モードにおけるユーザー・プログラム
   のベース・アドレスを記憶するベース・アドレス・レジ
   スタ１２０と、 （へ）前記ベース・アドレス・レジスタの最上位ビット
   が前記有効アドレスｙの最上位ビットに加えられるよう
   に第２の加算器入力の１部分として前記ベース・レジス
   タを前記加算器へ選択的に接続する絶対アドレス・ゲー
   ト手段１６０と、（ト）前記有効アドレス・ゲート手段
   １９に接続されており、択一的選択可能な有効アドレス
   を与える命令カウント・レジスタ４４と、 （１）前記ベース・アドレス・レジスタ１２０からの前
   記アドレスが増加されて大きな長さを有する絶対アドレ
   スＹを形成するように前記絶対アドレス・ゲート手段１
   ６０へ接続された拡張アドレス・レジスタ１１０と、及
   び （１刀 前記絶対アドレス・ゲート手段１６０へ接続さ
   れており、マスター・モードにおいて択一的アドレス変
   更を与えるために、システム・プログラムのベース・ア
   ドレスを記憶するアスター・ベース・アドレス・レジス
   タ（１３０又は１４０）と、 から成る拡張アドレス指定装置。