JPS582959A

JPS582959A - アクセス制御装置

Info

Publication number: JPS582959A
Application number: JP10068381A
Authority: JP
Inventors: Toshihiko Sato; 敏彦佐藤
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1981-06-30
Filing date: 1981-06-30
Publication date: 1983-01-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、情報処理ｆ！置に用いられる記憶制御装置に
関し、特に複数のアクセス要求装置から複数の記憶装置
へのアクセス要求を行なう場合のアクセス制御を行なう
アクセス制御装置に［する。

一般に、情報処理システムでは、情報処理速度の向上に
伴ない、中央処理装置および記憶装置を複数台並判に用
いている。特に処理速Ｖの速いシステムでは、中央処理
装置および記憶ｉｉ＆置を数１０台並列に用いている。

このため、中央処理装置から記憶装置へのアクセス制御
を行なう記憶制御装置が豪雑になっている。

第１図は、本発明が適用される情報処理システムの構成
の一例を示す。同図において、中央処理側１．記憶制御
装置２および記憶装置３は、システムクロックに同期し
て動作し、中央処理装置１からのアクセス要求は、記憶
制御装置２を介して配憶装置３へ送られる。配憶装置３
は、比較的動作速度の遅い２：ａ情報を記憶する２個の
パンク３２と、骸パンク５２をり０ツタに同期して時分
割的に動作させる共通制御部３１とから成る。記憶制御
装置２はアクセス制御装置２１．遅延１路２２、選ＩＲ
（ロ）路２５から構成される。アクセス制御装置２１は
複数の中央制御装置１からのアクセス要求を受信し、こ
れらのアクセス要求が記憶装置５で動作可能か否かの検
査および、１つの記憶ｆ７ｓＩＩｌへのアクセス要求が
重複した場合の優先選択制御等を行なう。遅延回路２２
は、中央処理装置１からのアク（ス張求をアクセス制御
装置２１の動作時間だけ遅延させて複数の選択回路２５
Ｅ並列に送る。遅延１ｇ回路２２は各中央処理ｉｉ！ｌ
１１１１に対応して接続され、選択回路２３は記憶装置
３に対応して設けられている。選択回路２３は、遅延回
路２２を介して入力する複数の中央処理装置１からのア
クセス信号を、前記アクセス制御装置２１の指示によっ
て択一的に選択出力して記憶装置１３へ送出する。この
ような情報処理システムの処理速度を向上するために、
中央処理装置１および記憶装置３の個数を増大し、かつ
、システムクロック崗期丁を短縮した場合は、アクセス
制御装置２１の動作速度が問題になる。

第２図は、従来のアクセス制御装置の一例を示すブロッ
ク図である。同図において、受信レジスタ１００〜１０
３は、それぞれ、４台の中央処理からのアクセス要求Ｃ
ＰＯ〜ＣＰ３を１対１対応で受信するレジスタであり、
システムクロック１こ同期して更新される。従って、ア
クセス要求ＣＰＯは、受信レジスタ１００を介して装置
選択回路２１０および照合回ｌＮｌ２２０に与えられる
。装置選択回路２１０は、動作状態レジスタ５００〜５
０３から送られたパンク状態信号のうち、上記アクセス
要求ＣＰＯで指定された配憶装置のパンク状態信号を選
択出力して照合回路２２０に送る。これによって照合回
路２２０は、アクセス要求ＣＰＯが指定する配憶装置お
よびパンクが動作中か否かを照合し、該パンクが動作中
でなければ対応する記憶アクセス信号＠ＭＯＯ〜ＭＯ３
を１１”にセットする。記憶アクセス信号ＭＯＯは、緩
衝レジスタ１１０へ送られ、配憶アクセス信号ＭＯＩ〜
Ｍ０３は、それぞれ緩衝レジスタ１１１〜１１３へ送ら
れる。上記装置選択回路２１０と照合回路２２０とて動
作状態検査回路２００を構成している。同様な構成の動
作状態検査回路２０１〜２０５には、受信レジスタ１０
１〜１０３を介して、それぞれアクセス要求ＣＰ１〜Ｃ
Ｐ５が入力し、それぞれ照合−路２２１〜２２５で要求
中のパンクの動作状態と照合される。要求中のパンクが
動作中でなければ、照合回路２２１は対応する記憶アク
セス信号ｌａＭ１０〜ＭＬ５を１”にセットし、照合１
１路２２２は、対応する信号線Ｍ２０〜Ｍ２３を′″１
”に、照会回路２２３は、対応する信号ＩＩＭ３０−、
Ｍ３５をｌ′１”にセットする。

１個の記憶装置（例えばす０）に対応して緩衝レジスタ
１１０．優先回路３００．出力レジスタ１２０、パンク
選択回路４００．動作状態レジスタ５００が設けられて
いる。−上記緩衝レジスタ１１０の入力には、前記記憶
アクセス信号線Ｍ００、Ｍｌ　０　、Ｍ２Ｏ、Ｍ２Ｏを
接続し、入力した記憶アクセス信号をシステムクロック
に同期して記碌更新する。優先回路５００は、緩衝レジ
スタ１１０への記憶アクセス信号線ＭＯＯ，Ｍ１’０゜
Ｍ２Ｏ，Ｍ２Ｏが２個以上＠１１の場合に、あらかじめ
定めた優先順位に従って、いずれか１個を選択し、該選
択された記憶アクセス信号に対応する中央処理装置を示
す信号を出力してパンク選択回路４００および出力レジ
スタ１２０に送る。バ／り選択回路４００は、前記各中
央処理Ｗ＆置からのアクセス要求１号ＣＰＯ〜ＣＰＳが
（例えばレジスタ２段から構成される）前記遅延回路２
２を通って遅延させられたパンク指定信号Ｂムを、上記
優先ａｗ１ｓ　ｏ　ｏの出力信号に従って選択出力し、
動作状態レジスタ５００の指定されたパンクに対応ｒる
ビットを＠１１１にセットする。パンク状態レジスタ５
００は、記憶装置における。＜ンクの動作期間中“１°
に保持される。一方、出力レジスタ１２０は、システム
クロックに同期して更新されるレジスタであり、鍍記優
先回路３００の出力信号を入力しアクセス信号ＭＭＯを
（第１図の）選択回路２Ｓへ送る。

他の記憶装置（例えばす１）に対応しては、同様に緩衝
レジスタ１１１．優先回路５０１．出力レジスタ１２１
．パンク選択回路４０１．動作状態レジスタ５０１を設
け、出力レジスタ１２１からはアクセス信号ＭＭ１が出
力される。また、他の記憶装置（す２．す３）に対応し
てはそれぞれ同様な構成によりアクセス信号ＭＭ２．Ｍ
Ｍ５が出力される。

上述において、緩衝レジスタ１１０＃１１３は、受信レ
ジスタ１００〜１０５から動作状態レジスタ５００〜５
０５までの遅延時間がシステムクロック周期Ｔ以内であ
れば不要であるが、中央処理装置および記憶装置の個数
の増大に伴ない、動作状態検査回路２００〜２０３詔よ
び優先回路５００〜５０５が複雑化してこれらの遅延時
間が増加するため、受信レジスタ１００〜１０３から動
作状態レジスタ５００〜５０３までの遅延時間が１クロ
ック間期丁を越えることがあるので必要となる。

該遅延時間が１クロック局期ｉを越えると、受信レジス
タ１００〜１０３でアクセス要求を受信してから、該ア
クセス要求によってアクセスされた記憶装置のパンクの
動作状態を示す動作状態レジスタ５００〜５０３の格納
が１クロック周期Ｔ内に行なわれないため、次のアクセ
ス要求は、２周期間２Ｔ後でないと処理することができ
ない。すなわち、従来のアクセス制御製置は、常に２テ
間隔でアクセス要求を受信しなければならないという欠
点がある。

ｗｉ３図は、従来のアクセス制御装置におけるアクセス
要求ｃｐ轟、ＣＰｊ（ｉ、ｊ＝ｏ〜３゜ｉ≠Ｊ）と動作
状態レジスタ５００のパック状態信号との時間関係を示
す図である。すなわち、時刻１＝０てアクセス要求ＣＰ
ｉによって記憶装置す０のパンク０に対するアクセス要
求がされ、時刻ｔ−２テで動作状態レジスタのパンク０
ビツトが１１１にセットされる。時刻１；２テでアクセ
ス要求Ｃデ１により、記憶装置＝＃０のパンク１に対す
るアクセスが要求されると時＠ｔ−４テで同レジスタの
パンク１ビツトが１ビにセットされる。

従って１時＠＊＝１でいずれかの中央処理装置から記憶
装置すＯのパンク０にアクセス要求を行なうとアクセス
制御装置が誤動作することが理解されよう。従って、前
述のようにアクセス要求は２テ間隔で行なわなければな
らないから迅速処理ができない。

本発明の目的は、上述の従来の欠点を解消し、タロツタ
同期間隔でアクセス要求を入力させることがで會るアク
セス制御装置を提供することにある。

本発明のアクセス制御装置は、複数個のアクセス制御装
置と複数個の記憶装置とに接続され、前記複数の配憶装
置の動作状態をそれぞれ記憶すゐ複数個の動作状態レジ
スタと、前記複数個のアクセス要求装置のそれぞれに対
応して設けられ対応するアクセス要求装置からのアクセ
ス要求を前記動作状態レジスタの内容と照合して動作可
能か否か検査し可能であれば該アクセス要求を出力する
複数個の動作状態検査回路と、前記複数個の記憶装置の
それぞれに対応して設けられ前記複数個の動作状態検査
回路の出力するアクセス要求信号を入力する緩衝レジス
タと、皺緩衝レジスタに蓄積されたアクセス要求信号の
うち１つを優先選択して出力する優先回路とを備えたア
クセス制御装置において、前記緩衝レジスタへの入力に
より同一記憶装置へのアクセス要求の重複を検出すると
論理＠１”を出力する重複検査回路を備え、前記動作状
態レジメタには該重複検査回路の出力論理を記憶する付
加５ビツトを設けて、前記重複検査回路の出力論理が＠
１ｍのときは該付加ビットによって前記動作状態検査回
路が次のアクセス要求を受付けないようにしておいて前
記優先回踏め選択を待つてその出力に基づいて前記動作
状態レジスタの更新を行ない、前記重複検査回路の出力
論理が′″０”のときは直ち化前記動作状態レジスタを
虹新するように構成したことを特徴とする。

次に、本発明について１図面を参照して詳細に説明する
。

第４図は、本発明の一実施例を示すプロッタ図である。

同図において、第２図に示した従来のアクセス制御装置
と同一の参照数字、参照符号を用いている回路および信
号は前述した従来装置と同様な回路および信号を示す。

動作状態検査（ロ）路７００〜７０３は、動作状態レジ
スタ８００〜８０３の出力信号を内蔵する選択（ロ）路
７１０〜７１３に入力させ、それぞれ受信レジスタ１０
０〜１０３の出力ｔこよって指示された１憶装置に対応
する動作状態レジスタの内容を照合−路７２０〜７２５
に与える。照合回路７２０〜７２３は、それぞれのアク
セス費求償号を前配動作状曙レジスタの内容と照合して
、該当パンクが動作中でないときは記憶アクセス信号線
ＭＯＯ−ＭＯ５等に＠１１１をセットするが、後述する
重複検査回路によって動作状態レジスタのＭＭビット（
付加ビット）に１１１が設定されているときは上記照合
動作を行なわず、従って記憶アクセス信号ＭＯＯ〜ＭＯ
３等を出力しない点が第１図の従来装置の照合回路２２
０〜２０５と異なる。動作状態検査＠路７００〜７０５
のその他の動作は従来例と同様である。

緩衝レジスタ１１０への入力信号ＭＯＤ、Ｍ１０、Ｍ２
ＯおよびＭ２Ｏは、重複検査回路６００およびパンク選
択回路４１０にも並列に入力させる。重複検査回路６０
０は複数の入力信号が′″１′であると会出力論理を９
１１″にしてセレクタ４２０および動作状態レジスタ８
００に付加したＭＭビット（付加ビット）に送る。セレ
クタ４２０には、上述のパンク選択器Ｗ１１４１０の出
力および従来と同様なパンク選択回路４００の出力が入
力している。パンク選択器＠４００は優先回路５００の
出力によって、パンク指定信号Ｂムを選択出力し、パン
ク選択１路４１０は、前記緩衝レジスタの入力信号によ
ってバンク指定信号ｅｊを選択出力している。パンク指
定信号Ｂム′は、パンク指定、信号Ｂムより１クロック
早く入力させるようにしているから、パンク選択回路４
１０の出力の方がパンク選択ｇ＠ａｏｏの出力より１タ
ロツク早い。そして１重複検査回路６００の出力信号が
１１”でない場合は、セレクタ４２０はパンク選択回路
４１０の出力を選択出力し１重複検査囲路６００の出力
１号が′″１°のときは、セレクタ４２０はパンク選択
回路４００の出力を選択出力する。セレクタ４２０の出
力によって動作状態レジスタ８００を更新する。受信レ
ジスタ１００〜１０５から重複検査回路４００を介して
動作状態レジスタ８００に到る這延時閾は、重複検査回
路６００が優先回路５００より簡単な回路で形成できる
ことから１丁以内で可能である。従って１重複アク、セ
スのないときは、１クロツク内に動作状態レジスタ８０
０の内容が更新されるから、次のクロックでアクセス要
求と動作状態レジスタとの照合が可能である。しかし、
重複アクセスされたときは、従来と同機に動作状態レジ
スタ８００は２周期（２丁）後でないと更新されない。

この場合は、重複検査＠賂６００の出力によって、動作
状態レジスタ８００のＭＭビット（新しく付加した付加
ビットである）を１クロック期関テの関１１”にセット
する。そして、動作状態レジスタ８００のＭＭビットが
１１”のときは、前述したように照合回路７２０〜７２
３等は照合動作を行なわないから、その間のアクセス要
求によって誤動作することはな−い。そして、動作状態
レジスタ８００の内容は２〒後にはパンク選択回路４０
０の出力によって更新され、かつ、ＭＭビットは１０１
となるから従来と同様にアクセス要求の照合に利用され
る。

一方　＊先回路３００の出力は出力レジスタ１２０を介
して（第１図の）選択回路２３にアクセス信号ＭＭＯと
して送られ、アクセス要求の選択に使用される。重複検
査回路６００の出力が１０＃のときは、アクセス信号Ｍ
ＭＯは優先回路３００を経由しないで出力させることが
できる。しかし、この場合、優先回路３００を経由させ
ても、優先回路は選択動作が必！でないから迅速に出力
することが可能であり、特に差支えない場合もある。い
ずれにしても、動作状態レジスタ８００の内容はすでに
更新されているから、動作中のパンクが他のアクセス要
求によって二重接続されることはない。従って、中央処
理装置からのアクセス要求を１Ｔ間隔で受付は可能であ
る。

重複検査回路６０１〜６０３がそれぞれ上記同様に緩衝
レジスタ１１１〜１１３の入力に並列に接続され、パン
ク選択（ロ）路４１１〜４１５もそれぞれ同様に並列に
接続されている。セレクタ４２１〜４２５は、同様に重
複検査回路６０１〜６０３の出力が＠１＠でないときは
パンク選択回路４１１〜４１３の出力を選択出力し、＠
１”のときはパンク選択−路４０１〜４０３の出力を選
択出力する。

また動作状態レジスタ８０１〜８０３には同様にＭＭビ
ットを追加して設け、各ＭＭビットは、重複検査１１１
１６０１〜６０３の出力によってそれぞれ１１″にセッ
トされる。照合（ロ）路７２１〜７２５は、照会対象の
動作状態レジスタのＭＭビットが＠１”のときは照合動
作をしない。上述の構成により、本実施例のアクセス制
御装置は、クロック回期Ｔごとにアクセス要求を入力さ
せることが可能となり、システム処理全体を迅速化する
ことができる効果を有する。

第５図（１）および（ｋｌは、本実施例の動作の一例を
説明するためのアクセス要求と動作状態レジスタとの時
間関係を示す図である。□同図（ｍｌは、時刻ｔ＝０で
アクセス要求ＣＰ自こより記憶装置す０のパンクＯにア
クセス要求され時刻ｔ＝１で動作状態レジスタ８００の
パンク０ビツトが＠１″にセットされ１時刻１＝１にＴ
クセヌ賛求ＣＰＪによってパンク１が要求され時刻１＝
２で動作状態レジスタ８００のパンク１ビツトが＠１１
にセットされた状態を示す。また同図（ｂｌは、時＠　
１　＝　０にアクセス要求ＣＰ目こよって記憶装置すＯ
のパンク１が要求され同時にアクセス要求ＣＰｊにより
同記憶装置のパンク０が要求されえ場合を示す。同一記
憶装置に対する要求の重複によって時刻型＝１で動作状
態レジスタ８００のＭＭビットに１１”がセットされ、
時刻ｔ＝２で優先選択されたパンク０が動作中であるこ
とを示すパンク０ビツトが１１“にセットされる。従っ
てアクセス要求ＣＰＩの１＝０でのパンク１へのアクセ
スは選択されない。

また、時刻１＝１でアクセス要求ＣＰｊによるパンク１
へのアクセスは照合動作が行なわれないことにより無視
される。時刻１＝＝２にＢけるアクセス要求ＣＰｊによ
る同配憶装置のパンク１へのアクセスによっては、時刻
ｔ＝５で動作状態レジスタのパンク１ビツトに１１”が
セットされることが理解される。

以上のように、本発明においては、同−記−憶装置への
アクセス要求が重複しないときは直ちに動作状■レジス
タの内容を更新し、同一記憶装置へのアクセス要求が重
複したときには、重複検査回路の出力によって自作状態
レジスタの付加ビットを１１＃にセットし、該付加ビッ
トの１１１により照合動作が行なわれないように構成さ
れているから、システムクロック同期ごとにアクセス要
求の受付けが可能であり、クロックごとに記憶ｆｉＲＩ
ＩＩｔへアクセスすることができる。システム処理動作
を迅速化させることができる効果を有する。

【図面の簡単な説明】

菖１図は本発明が適用される情報６理システムの構成の
一例を示すブロック図、第２図は上記システムに使用さ
れる従来のアクセス制御装置の一例を示すブロック図、
第３図は上記従来例のアクセス要求と動作状態レジスタ
のセット状態との時間関係を示す図、第４図は本発明の
一実施例を示すプ１ツク図、第５図は上記実施例のアク
セス要求と動作状態レジスタのセット状態との時間関係
の一例を示す図である。図において、１−・・中央処理装置、２・・・記憶制御
装置、３・・・記憶装置、２１・・・アクセス制御ａｔ
、２２・・・遅延回路、２３−・選択回路、３１・・共
通制御部、３２・・・］２ンク、１００〜１０３・・・
受信レジスタ、１１０〜１１３・・・緩衝レジスタ、１
２０〜１２３・・−出力レジスタ、２００〜２０５，７
００〜７０３・・・動作状態レジスタ、２１０〜２１５
゜７１０〜７１３・・・装置選択＠路、２２０〜２２３
゜７２０〜７２３・−・照合回路、５００〜３０３・優
先回路、４００〜４０３，４１０〜４１５・・・パンク
選択回路、５００−５Ｏ５，８００〜８０１−・動作状
態レジスタ、６００−５Ｏ５・・・重複検査回路、４２
０−４２５−＊レクタ、ＣＰＯ−ＣＦ２・・・アクセス
要求、Ｍ００〜ＭＯ３、闘１０〜ＭＩ　Ｓ　、Ｍ２Ｏ−
Ｍ２Ｓ　、Ｍ２Ｏ−Ｍ５１−・・記憶ｙｐ−ｔｔｘ信号
、ＭＭＯ−ＭＭ３・−・アクセス信号、ＢＡ、Ｂ＾′・
・・パンク指定信号。代理人　弁理士　住　１）俊　宗第５図＜ａ） □時刻

Claims

【特許請求の範囲】

複数個のアクセス要求装置と複数個の配憶装置と＆ｃＩ
Ｉ続され、前記複数の記憶装置の動作状態をそれぞれ配
憶する複数個の動作状態レジスタと、前記複数個のアク
セス要求装置のそれぞれ番こ対応して設けられ対応する
アクセス要求装置からのアクセス要求を前記動作状態レ
ジスタの内容と照合して動作可能か否か検査し可能であ
れば該アクセス要求を出力する複数個の動作状態検査回
路と、前記複数個の記憶装置のそれぞれに対応して設け
られ前記ＩＩ数儒の動作状態検査回路の出力するアクセ
ス要求信号を入力する緩衝レジスタと、該緩衝レジスタ
に蓄積されたアクセス要求信号のうち１つを優先選択し
て出力する優先回路とを備えたアクセス制御装置におい
て、前記緩衝レジ″スタヘの入力により同一記憶装置へ
のアクセス要求の重複を検出すると論１１”１”を出力
する重複検査回路を備え、前記動作状態レジスタには該
重複検査回路の出力論理を記憶する付加ビットを設けて
、前記重複検査回路の出力論理が１１１のときは該付加
ビットによって前記動作状態検査回路が次のアクセス要
求を受付けないようにしておいて前記優先回路の選択を
待ってその出力に基づいて前記動作状態レジスタの１！
新を行ない、藺起重複検査回路の出力論理が＠０”のと
きは直ちに前記動作状態レジスタを更新するよう化構成
したことを特徴とするアクセス制御装置。