JPS5829657B2 - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
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- JPS5829657B2 JPS5829657B2 JP51085222A JP8522276A JPS5829657B2 JP S5829657 B2 JPS5829657 B2 JP S5829657B2 JP 51085222 A JP51085222 A JP 51085222A JP 8522276 A JP8522276 A JP 8522276A JP S5829657 B2 JPS5829657 B2 JP S5829657B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
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- Power Engineering (AREA)
Description
【発明の詳細な説明】
この発明は、ゲート回路を用いて構成されるフリップフ
ロップ回路に係り、特に集積回路技法に適し、かつ電源
の投入時に出力の状態を決め得るフリップフロップ回路
に関するものである。
ロップ回路に係り、特に集積回路技法に適し、かつ電源
の投入時に出力の状態を決め得るフリップフロップ回路
に関するものである。
ゲート回路を用いて構成されるフリップフロップ回路は
半導体集積回路等に広く使用されている。
半導体集積回路等に広く使用されている。
第１図はその代表例を示すブロック図であり、２人力の
ナントゲートを２個使用して構成されるＲ−Ｓフリップ
・フロップ回路であり、この第１図において、１，２は
それぞれナンドゲ゛−トを示し、３はナントゲート１の
入力端子、４はその出力端子、５はナントゲート２の入
力端子、６はナンドゲ゛−ト２の出力端子である。
ナントゲートを２個使用して構成されるＲ−Ｓフリップ
・フロップ回路であり、この第１図において、１，２は
それぞれナンドゲ゛−トを示し、３はナントゲート１の
入力端子、４はその出力端子、５はナントゲート２の入
力端子、６はナンドゲ゛−ト２の出力端子である。
このように構成された回路において、ナントゲート１の
入力端子３がゝＬ“レベルで、ナントゲート２の入力端
子５が９Ｈ“レベルのとき、ナントゲート１の出力端子
４がゝＨ“レベルで、ナントゲ−ト２の出力端子６がＸ
Ｌ“レベルとなる。
入力端子３がゝＬ“レベルで、ナントゲート２の入力端
子５が９Ｈ“レベルのとき、ナントゲート１の出力端子
４がゝＨ“レベルで、ナントゲ−ト２の出力端子６がＸ
Ｌ“レベルとなる。
逆に、入力端子３がゝＨ“レベルで、入力端子５がゝＨ
〃レベルのときには、出力端子４がゝＬ“レベルで出力
端子６がゝＨ〃レベルとなり、これはＲ−Ｓフリップフ
ロップ回路の機能である。
〃レベルのときには、出力端子４がゝＬ“レベルで出力
端子６がゝＨ〃レベルとなり、これはＲ−Ｓフリップフ
ロップ回路の機能である。
第２図は第１図のブロックで示すＲ−Ｓフリップフロッ
プ回路の一般的な回路構成を示す結線図である。
プ回路の一般的な回路構成を示す結線図である。
この第２図に示すＲ−Ｓフリップフロップ回路において
第１図と同一符号のものは相当部分を示し、ナントゲー
ト１はマルチ・エミッタトランジスタ７、エミツクフオ
ロワ回路を形成するトランジスタ８，９、出力トランジ
スタ１０、抵抗１２〜１５およびダイオード１１で構成
されている。
第１図と同一符号のものは相当部分を示し、ナントゲー
ト１はマルチ・エミッタトランジスタ７、エミツクフオ
ロワ回路を形成するトランジスタ８，９、出力トランジ
スタ１０、抵抗１２〜１５およびダイオード１１で構成
されている。
すなわち、マルチ・エミッタトランジスタ７でアンド回
路の機能を有するゲート部を構成し、出力トランジスタ
１０でインバータ回路を形成したトランジスタ・］・ラ
ンジスタ・ロジック（ＴＴＬ）による２人力ナンドゲー
トである。
路の機能を有するゲート部を構成し、出力トランジスタ
１０でインバータ回路を形成したトランジスタ・］・ラ
ンジスタ・ロジック（ＴＴＬ）による２人力ナンドゲー
トである。
同様にして、ナンドゲ゛−ト２もマルチ・エミッタ１ヘ
ランジスク１６、トランジスタ１７〜１９、抵抗２１〜
２４およびダイオード２０により構成され、マルチ・エ
ミッタトランジスタ１６でアンドゲート回路の機能を有
するゲート部を構成し、出力トランジスタ１９でインバ
ータ回路を形成し、トランジスタ１７．１８はエミッタ
フォロワ回路を形成して２入力ナンドゲートとしている
。
ランジスク１６、トランジスタ１７〜１９、抵抗２１〜
２４およびダイオード２０により構成され、マルチ・エ
ミッタトランジスタ１６でアンドゲート回路の機能を有
するゲート部を構成し、出力トランジスタ１９でインバ
ータ回路を形成し、トランジスタ１７．１８はエミッタ
フォロワ回路を形成して２入力ナンドゲートとしている
。
そしてナンドゲ゛−ト１の出力、すなわち出力トランジ
スタ１０の出力はナンドゲ゛−ト２のマルチ・エミッタ
トランジスタ１６のエミッタの一つに帰還するように構
戒されている。
スタ１０の出力はナンドゲ゛−ト２のマルチ・エミッタ
トランジスタ１６のエミッタの一つに帰還するように構
戒されている。
なお、２５はＶｃｃの電圧を供給する電源である。
このように構成されたＲ−Ｓフリップフロップ回路にお
いて、ナントゲート１の出力トランジスタ１０がオン状
態になるには、約３ ＶＢＢ：２． Ｉ Ｖ（出力トラ
ンジスタ１０のベース・エミッタ間オン電圧（＋）トラ
ンジスタ８のベース・エミッタ間オン電圧（＋） ）ラ
ンジスタフのベース・コレクタ間オン電圧）の電源電圧
が必要である。
いて、ナントゲート１の出力トランジスタ１０がオン状
態になるには、約３ ＶＢＢ：２． Ｉ Ｖ（出力トラ
ンジスタ１０のベース・エミッタ間オン電圧（＋）トラ
ンジスタ８のベース・エミッタ間オン電圧（＋） ）ラ
ンジスタフのベース・コレクタ間オン電圧）の電源電圧
が必要である。
同様に、ナンドゲ゛−ト２の出力トランジスタ１９がオ
ン状態になるにも、約３ ＶＢＥ二２．Ｉ Ｖの電源電
圧が必要である。
ン状態になるにも、約３ ＶＢＥ二２．Ｉ Ｖの電源電
圧が必要である。
すなわち、ナンドゲ゛−ト１の出力トランジスタ１０と
、ナントゲート２の出力トランジスタ１９がオン状態と
なる電源電圧はほぼ等しい。
、ナントゲート２の出力トランジスタ１９がオン状態と
なる電源電圧はほぼ等しい。
したがって、ナントゲート１の入力端子３とナントゲー
ト２の入力端子５がともにゝＨ“レベルの状態で電源を
投入すると、ナントゲート１，２のどちらの出力トラン
ジスタが先にオン状態になるのかわからず電源投入時の
出力の状態が決まらない。
ト２の入力端子５がともにゝＨ“レベルの状態で電源を
投入すると、ナントゲート１，２のどちらの出力トラン
ジスタが先にオン状態になるのかわからず電源投入時の
出力の状態が決まらない。
これは、論理設計上、数多く発生するものであり、これ
を解決するためには、従来は第３図に示すようにナント
ゲート１，２のうちのいずれか、たとえばナントゲート
１の入力端子３と電源間に抵抗Ｒを接続し、この入力端
子３と接地間にコンデンサＣを接続して、その立ち上が
りを遅くすることによりナントゲート１の入力端子３が
ゝＬ“レベルで、ナントゲート２の入力端子５がゝＨ“
レベルになる状態を作って電源投入時の出力の状態を決
めるように構戒しており、この場合は出力端子４がゝＨ
“レベルで、出力端子６がゝＬ“レベルとなる。
を解決するためには、従来は第３図に示すようにナント
ゲート１，２のうちのいずれか、たとえばナントゲート
１の入力端子３と電源間に抵抗Ｒを接続し、この入力端
子３と接地間にコンデンサＣを接続して、その立ち上が
りを遅くすることによりナントゲート１の入力端子３が
ゝＬ“レベルで、ナントゲート２の入力端子５がゝＨ“
レベルになる状態を作って電源投入時の出力の状態を決
めるように構戒しており、この場合は出力端子４がゝＨ
“レベルで、出力端子６がゝＬ“レベルとなる。
しかし、半導体集積回路の内路では、コンデンサを用い
ることは容易ではなく、高々数１０ ＰＦ程度しか作ら
れないので、大きな時定数を得ることは困難であった。
ることは容易ではなく、高々数１０ ＰＦ程度しか作ら
れないので、大きな時定数を得ることは困難であった。
この発明は以上の点に鑑み、このような問題を解決する
と共に、かかる欠点を除去すべくなされたもので、その
目的はフリップフロップ回路の電源立上り時に各ゲート
回路の出力トランジスタがオン状態となるスレショルド
電圧に差をもたせることにより、従来のごとくコンデン
サを使用することなく、電源投入時に出力の状態を容易
に決めることができ、また、通常動作時の各入力端子の
スレッショルド電圧を同じにすることができ、集積回路
技法に適するフリップフロップ回路を提供することにあ
る。
と共に、かかる欠点を除去すべくなされたもので、その
目的はフリップフロップ回路の電源立上り時に各ゲート
回路の出力トランジスタがオン状態となるスレショルド
電圧に差をもたせることにより、従来のごとくコンデン
サを使用することなく、電源投入時に出力の状態を容易
に決めることができ、また、通常動作時の各入力端子の
スレッショルド電圧を同じにすることができ、集積回路
技法に適するフリップフロップ回路を提供することにあ
る。
このような目的を達成するため、この発明は、第１およ
び第２のナントゲートを用い、一方の出力を他方の入力
に帰還させて構成されるフリップフロップ回路において
、上記第１および第２のナンドゲ゛−トは、出力段がエ
ミッタフォロワ回路で形成され上記フリップフロップ回
路の出力が反転するときの入力端子が同じである第１お
よび第２のアンドゲートと、この第１および第２のアン
ドゲートのそれぞれの出力を反転して出力する第１およ
び第２の出力トランジスタとこの第１および第２の出力
トランジスタのそれぞれのコレクタと電源間に接続され
た第１および第２の抵抗とで構成され、かつ上記第２の
ナントゲートは前記電源と上記第２の出力トランジスタ
のベースとの間に接続された第３の抵抗を備えるように
したものである。
び第２のナントゲートを用い、一方の出力を他方の入力
に帰還させて構成されるフリップフロップ回路において
、上記第１および第２のナンドゲ゛−トは、出力段がエ
ミッタフォロワ回路で形成され上記フリップフロップ回
路の出力が反転するときの入力端子が同じである第１お
よび第２のアンドゲートと、この第１および第２のアン
ドゲートのそれぞれの出力を反転して出力する第１およ
び第２の出力トランジスタとこの第１および第２の出力
トランジスタのそれぞれのコレクタと電源間に接続され
た第１および第２の抵抗とで構成され、かつ上記第２の
ナントゲートは前記電源と上記第２の出力トランジスタ
のベースとの間に接続された第３の抵抗を備えるように
したものである。
以下、図面に基づきこの発明の実施例を詳細に説明する
。
。
まず、実施例を説明する前に、この発明の理解を容易に
するため、第４図に示すフリップフロップ回路について
説明する。
するため、第４図に示すフリップフロップ回路について
説明する。
第４図はこの発明によるフリップフロップ回路の説明に
供する回路図である。
供する回路図である。
この第４図において第２図と同一符号のものは相当部分
を示し、この第４図に示す回路の場合も２人力のナンド
ゲ゛−１１の出力を２人力のナントゲート２の入力側に
帰還し、２人力のナントゲート２の出力を２人力のナン
ドゲ゛−ト１の入力側に帰還するようにしてフリップフ
ロップ回路を構成している。
を示し、この第４図に示す回路の場合も２人力のナンド
ゲ゛−１１の出力を２人力のナントゲート２の入力側に
帰還し、２人力のナントゲート２の出力を２人力のナン
ドゲ゛−ト１の入力側に帰還するようにしてフリップフ
ロップ回路を構成している。
そして、この２人力ナンドゲ゛−１１は第２図に示す従
来の場合と同様に構戒されている。
来の場合と同様に構戒されている。
すなわち、マルチ・エミッタトランジスタ７でゲート部
が構成されており、このマルチ・エミッタトランジスタ
７の第１のエミッタは入力端子３に接続され、第２のエ
ミッタはナントゲート２の出力端子６に接続され、ベー
スは抵抗１２を介して電源２５の正極側に接続されてい
る。
が構成されており、このマルチ・エミッタトランジスタ
７の第１のエミッタは入力端子３に接続され、第２のエ
ミッタはナントゲート２の出力端子６に接続され、ベー
スは抵抗１２を介して電源２５の正極側に接続されてい
る。
そして、このマルチ・エミッタトランジスタ７のコレク
タはトランジスタ８のベースに接続され、そのトランジ
スタ８のコレクタは抵抗１３を介して電源２５の正極側
に接続されると共に、トランジスタ９のベースに接続さ
れ、また、このトランジスタ８のエミッタは抵抗１４を
介して電源２５の負極側に接続されると共に、出力トラ
ンジスタ１０のベースに接続されている。
タはトランジスタ８のベースに接続され、そのトランジ
スタ８のコレクタは抵抗１３を介して電源２５の正極側
に接続されると共に、トランジスタ９のベースに接続さ
れ、また、このトランジスタ８のエミッタは抵抗１４を
介して電源２５の負極側に接続されると共に、出力トラ
ンジスタ１０のベースに接続されている。
そして、この出力トランジスタ１０のエミッタは電源２
５の負極側に接続され、コレクタは出力端子４に接続さ
れると共に、ダイオード１１を介してトランジスタ９の
エミッタに接続されている。
５の負極側に接続され、コレクタは出力端子４に接続さ
れると共に、ダイオード１１を介してトランジスタ９の
エミッタに接続されている。
また、このトランジスタ９のコレクタは抵抗１５を介し
て電源２５の正極側に接続されている。
て電源２５の正極側に接続されている。
そして、出力トランジスタ１０はゲ゛−ト部の出力を反
転するインバータ回路を形成しており、また、トランジ
スタ８，９はエミッタフォロワ回路として使用されてい
る。
転するインバータ回路を形成しており、また、トランジ
スタ８，９はエミッタフォロワ回路として使用されてい
る。
一方、ナントゲート２の方はアンド回路の機能を有して
ゲート部を形成するマルチ・エミッタトランジスタ２６
と出力トランジスタ２γとを主体にして構成されており
、出力トランジスタ２７はマルチ・エミッタトランジス
タ２６の出力を反転して出力するものである。
ゲート部を形成するマルチ・エミッタトランジスタ２６
と出力トランジスタ２γとを主体にして構成されており
、出力トランジスタ２７はマルチ・エミッタトランジス
タ２６の出力を反転して出力するものである。
そして、マルチ・エミッタトランジスタ２６の第１のエ
ミッタはナントゲート１の出力端子４に接続され、第２
のエミッタは入力端子５に接続されており、このマルチ
・エミッタトランジスタ２６のベースは抵抗２８を介し
て電源２５の正極側に接続され、コレクタは出力トラン
ジスタ２７のベースに接続されている。
ミッタはナントゲート１の出力端子４に接続され、第２
のエミッタは入力端子５に接続されており、このマルチ
・エミッタトランジスタ２６のベースは抵抗２８を介し
て電源２５の正極側に接続され、コレクタは出力トラン
ジスタ２７のベースに接続されている。
また、この出力トランジスタ２７のエミッタは電源２５
の負極側に接続され、コレクタは抵抗２９を介してこの
電源２５の正極側に接続されると共に、出力端子６に接
続されている。
の負極側に接続され、コレクタは抵抗２９を介してこの
電源２５の正極側に接続されると共に、出力端子６に接
続されている。
つぎにこの第４図に示す回路の動作を説明する。
まず、ここで第２図で考察したように、ナンドゲ゛−ト
１の出力トランジスタ１０とナンドゲ゛−ト２の出力ト
ランジスタ２７がオンとなる電源電圧を考えると、ナン
ドゲ゛−ト１の出力トランジスタ１０がオン状態となる
電源電圧は第２図で説明した通り約３ ＶＢＥ二２．１
■である。
１の出力トランジスタ１０とナンドゲ゛−ト２の出力ト
ランジスタ２７がオンとなる電源電圧を考えると、ナン
ドゲ゛−ト１の出力トランジスタ１０がオン状態となる
電源電圧は第２図で説明した通り約３ ＶＢＥ二２．１
■である。
一方、ナンドゲ゛−ト２の出力トランジスタ２７がオン
状態となる電源電圧は約２ ＶＢＢ＝１．４ Ｖ（出力
トランジスタ２７のベース・エミッタ間オン電圧（＋）
マルチ・エミッタトランジスタ２６のベースコレクタ間
オン電圧）である。
状態となる電源電圧は約２ ＶＢＢ＝１．４ Ｖ（出力
トランジスタ２７のベース・エミッタ間オン電圧（＋）
マルチ・エミッタトランジスタ２６のベースコレクタ間
オン電圧）である。
すなわち、この第４図の場合は、第２図とは違って、ナ
ンドゲ゛−ト１の出力トランジスタ１０とナンドゲ゛−
ト２の出力トランジスタ２７がオン状態になる電源電圧
には差がある。
ンドゲ゛−ト１の出力トランジスタ１０とナンドゲ゛−
ト２の出力トランジスタ２７がオン状態になる電源電圧
には差がある。
（出力トランジスタ２７の方が低い。
）したがって、ナントゲート１の入力端子３とナントゲ
ート２の入力端子５がともにゝＨ“レベルの状態で電源
を投入しても、必ず、ナントゲート２の出力端子６の方
が先にオン状態となり、その出力がナンドゲ゛−ト１の
マルチ・エミッタトランジスタ７の第２のエミッタに帰
還され、ナントゲート１の出力端子４がゝＨ“レベルと
なる。
ート２の入力端子５がともにゝＨ“レベルの状態で電源
を投入しても、必ず、ナントゲート２の出力端子６の方
が先にオン状態となり、その出力がナンドゲ゛−ト１の
マルチ・エミッタトランジスタ７の第２のエミッタに帰
還され、ナントゲート１の出力端子４がゝＨ“レベルと
なる。
このため、コンデンサを使用せずに電源投入時の出力を
決めることができ、電源投入時の自動リセット回路には
非常に有効である。
決めることができ、電源投入時の自動リセット回路には
非常に有効である。
特に、前にも述べたように、コンデンサを使用しないの
で、半導体集積回路内部での電源投入時の自動リセット
回路などに非常な効果をもたらすものである。
で、半導体集積回路内部での電源投入時の自動リセット
回路などに非常な効果をもたらすものである。
しかしながら、このようなフリップフロップ回路におい
ては、通常動作の時の入力端子３と入力端子５のスレッ
ショルド電圧が異なってしまうと不都合を生ずる。
ては、通常動作の時の入力端子３と入力端子５のスレッ
ショルド電圧が異なってしまうと不都合を生ずる。
すなわち、入力端子３はスレッショルド電圧ｖＴがＶＴ
＝ ３ ＶＢＥξ２．１■となり、入力端子５はＶＴ
＝ＩＶＢＥ＃０．７Ｖとなる。
＝ ３ ＶＢＥξ２．１■となり、入力端子５はＶＴ
＝ＩＶＢＥ＃０．７Ｖとなる。
このように、スレッショルド電圧が入力端子により異な
ると、前段の回路構成が非常に複雑になり非常に厄介と
なる。
ると、前段の回路構成が非常に複雑になり非常に厄介と
なる。
第５図はこの発明によるフリップフロップ回路の一実施
例を示す回路図で、上記の点を補償し、ナントゲート１
，２の入力スレッショルド電圧を揃えるようにしたもの
である。
例を示す回路図で、上記の点を補償し、ナントゲート１
，２の入力スレッショルド電圧を揃えるようにしたもの
である。
この第５図において第４図と同一部分には同一符号を付
して説明を省略する。
して説明を省略する。
そして、この第５図に示す実施例においては、ナントゲ
ート１はマルチ・エミッタトランジスタ３０、トランジ
スタ３１〜３５、ダイオード３６〜３７、抵抗３８〜４
３で２人力のアンドゲートを構成し、このアンドゲート
の出力側にその出力を反転して出力する出力トランジス
タ４５を設け、この出力トランジスタ４５のコレクタと
電源２５の正極側との間に抵抗４６を接続したものであ
る。
ート１はマルチ・エミッタトランジスタ３０、トランジ
スタ３１〜３５、ダイオード３６〜３７、抵抗３８〜４
３で２人力のアンドゲートを構成し、このアンドゲート
の出力側にその出力を反転して出力する出力トランジス
タ４５を設け、この出力トランジスタ４５のコレクタと
電源２５の正極側との間に抵抗４６を接続したものであ
る。
また、ナントゲート２はナントゲート１における２人力
のアンドゲートの出力側に出力トランジスタ４７を設け
るとともに、この出力トランジスタ４７のベースとコレ
クタよりそれぞれ抵抗４８゜４９を介して電源２５の正
極側に接続したものである。
のアンドゲートの出力側に出力トランジスタ４７を設け
るとともに、この出力トランジスタ４７のベースとコレ
クタよりそれぞれ抵抗４８゜４９を介して電源２５の正
極側に接続したものである。
すなわち、ナントゲート１の回路に抵抗４８が１個付加
した回路構成となっている。
した回路構成となっている。
そして、これら各ナントゲート１，２は、出力段がエミ
ッタフォロワ回路で形成され、フリップフロップ回路の
出力が反転するときの入力電圧が同じである第１および
第２のアンドゲートを備えている。
ッタフォロワ回路で形成され、フリップフロップ回路の
出力が反転するときの入力電圧が同じである第１および
第２のアンドゲートを備えている。
つぎにこの第５図に示す実施例の動作を説明する。
まず、ナンドゲ゛−ト１の出力トランジスタ４５がオン
状態となる電源電圧は約３ＶＢＢ：２．ＩＶ（出力トラ
ンジスタ４５のベース・エミッタ間オン電圧（＋）ダイ
オード３７のオン電圧（＋）トランジスタ３４のベース
・エミッタ間オン電圧）であり、また、ナントゲート２
の出力トランジスタ４７がオン状態となる電源電圧はＩ
ＶＢＥ、：０．７Ｖ（出力トランジスタ４７のベース・
エミッタ間オン電圧）である。
状態となる電源電圧は約３ＶＢＢ：２．ＩＶ（出力トラ
ンジスタ４５のベース・エミッタ間オン電圧（＋）ダイ
オード３７のオン電圧（＋）トランジスタ３４のベース
・エミッタ間オン電圧）であり、また、ナントゲート２
の出力トランジスタ４７がオン状態となる電源電圧はＩ
ＶＢＥ、：０．７Ｖ（出力トランジスタ４７のベース・
エミッタ間オン電圧）である。
すなわち、ナンドゲ゛−１１の出力トランジスタ４５と
ナンドゲ゛−ト２の出力トランジスタ４７がオン状態と
なる電源電圧には差があり、出力トランジスタ４７のオ
ン状態となる電源電圧が低い。
ナンドゲ゛−ト２の出力トランジスタ４７がオン状態と
なる電源電圧には差があり、出力トランジスタ４７のオ
ン状態となる電源電圧が低い。
したがって、第４図に示す回路の場合と同様に入力端子
３と入力端子５がともに１Ｈ“レベルの状態で電源を投
入しても必らずナントゲート２の出力端子６の方が先に
オン状態となり、その出力がナントゲート１の入力側に
帰還されてナントゲート１の出力端子４がゝＨ“レベル
となる。
３と入力端子５がともに１Ｈ“レベルの状態で電源を投
入しても必らずナントゲート２の出力端子６の方が先に
オン状態となり、その出力がナントゲート１の入力側に
帰還されてナントゲート１の出力端子４がゝＨ“レベル
となる。
そして、通常動作のときに入力端子３および入力端子５
のスレッショルド電圧ｖＴはｙＴ＝２ｖＢＥξ１．４■
となり、ドライブしたとき平等に扱える。
のスレッショルド電圧ｖＴはｙＴ＝２ｖＢＥξ１．４■
となり、ドライブしたとき平等に扱える。
このように、この第５図に示す実施例においては、入力
端子３でも入力端子５でも同じスレッショルド電圧とな
るので、前段を設定する必要がない。
端子３でも入力端子５でも同じスレッショルド電圧とな
るので、前段を設定する必要がない。
以上説明したように、この発明によれば通常動作のとき
に各入力端子のスレッショルド電圧を同じ電圧にするこ
とができるので、前段を設定する必要がなくなり、また
、従来のごとくコンデンサを使用することがなく、電源
投入時に出力の状態を容易に決めることができ、集積回
路技法に適するフリップフロップ回路を実現することが
でき、さらに、ゲート回路を用いて構成されるフリップ
フロップ回路の電源立上り時に各ゲート回路の出力トラ
ンジスタがオン状態となるスレショルド電圧に差をもた
せるようにしたので、両ゲート回路の入力端子がともに
Ｈ“レベルの状態で電源を投入しても、いずれか一方の
ゲート回路の出力端子をゝＨ“レベルにすることができ
、したがって電源投入時における出力状態を決めること
ができ、電源投入時の自動リセット回路には非常に有効
であるばかりか従来のごとくコンデンサを用いることも
なくなり、半導体集積回路内部での電源投入時の自動リ
セット回路などに用いて顕著な効果を発揮するという点
において極めて有効である。
に各入力端子のスレッショルド電圧を同じ電圧にするこ
とができるので、前段を設定する必要がなくなり、また
、従来のごとくコンデンサを使用することがなく、電源
投入時に出力の状態を容易に決めることができ、集積回
路技法に適するフリップフロップ回路を実現することが
でき、さらに、ゲート回路を用いて構成されるフリップ
フロップ回路の電源立上り時に各ゲート回路の出力トラ
ンジスタがオン状態となるスレショルド電圧に差をもた
せるようにしたので、両ゲート回路の入力端子がともに
Ｈ“レベルの状態で電源を投入しても、いずれか一方の
ゲート回路の出力端子をゝＨ“レベルにすることができ
、したがって電源投入時における出力状態を決めること
ができ、電源投入時の自動リセット回路には非常に有効
であるばかりか従来のごとくコンデンサを用いることも
なくなり、半導体集積回路内部での電源投入時の自動リ
セット回路などに用いて顕著な効果を発揮するという点
において極めて有効である。
第１図はナントゲートを２個使用して構成されるＲ−Ｓ
フリップフロップ回路の一例を示すブロック図、第２図
は第１図のＲ−Ｓフリップフロップ回路の一般的な回路
構成を示す結線図、第３図は電源投入時に従来の７９７
７７１７７回路の出力の状態を決めるための回路図、第
４図はこの発明のフリップフロップ回路の説明に供する
回路図、第５図はこの発明のフリップフロップ回路の一
実施例を示す回路図である。 １．２・・・・・・ナントゲート、３０・・・・・・マ
ルチ・エミッタトランジスタ、３１〜３５・・・・・・
・トランジスタ、４５．４７・・・・・・出力トランジ
スタ、４６゜４８．４９・・・・・・抵抗。
フリップフロップ回路の一例を示すブロック図、第２図
は第１図のＲ−Ｓフリップフロップ回路の一般的な回路
構成を示す結線図、第３図は電源投入時に従来の７９７
７７１７７回路の出力の状態を決めるための回路図、第
４図はこの発明のフリップフロップ回路の説明に供する
回路図、第５図はこの発明のフリップフロップ回路の一
実施例を示す回路図である。 １．２・・・・・・ナントゲート、３０・・・・・・マ
ルチ・エミッタトランジスタ、３１〜３５・・・・・・
・トランジスタ、４５．４７・・・・・・出力トランジ
スタ、４６゜４８．４９・・・・・・抵抗。
Claims (1)
- １ 第１および第２のナントゲートを用い、一方の出力
を他方の人力に帰還させて構成されるフリップフロップ
回路において、前記第１および第２のナントゲートは出
力段がエミツクフオロワ回路で形成され前記フリップフ
ロップ回路の出力が反転するときの入力電圧が同じであ
る第１および第２のアンドゲートと、この第１および第
２のアンドゲートのそれぞれの出力を反転して出力する
第１および第２の出力トランジスタと、この第１および
第２の出力トランジスタのそれぞれのコレクタと電源間
に接続された第１および第２の抵抗とで構成され、かつ
前記第２のナントゲートは前記電源と前記第２の出力ト
ランジスタのベースとの間に接続された第３の抵抗を備
えたことを特徴とするフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51085222A JPS5829657B2 (ja) | 1976-07-17 | 1976-07-17 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51085222A JPS5829657B2 (ja) | 1976-07-17 | 1976-07-17 | フリツプフロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5310953A JPS5310953A (en) | 1978-01-31 |
| JPS5829657B2 true JPS5829657B2 (ja) | 1983-06-24 |
Family
ID=13852529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51085222A Expired JPS5829657B2 (ja) | 1976-07-17 | 1976-07-17 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5829657B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DD204947A1 (de) * | 1982-04-20 | 1983-12-14 | Manfred Neumann | Einrichtung zum elektronenstrahlbedampfen breiter baender |
| JPS6067666A (ja) * | 1983-09-21 | 1985-04-18 | Matsushita Electric Ind Co Ltd | 薄膜の形成方法 |
| JPS60165372A (ja) * | 1984-02-09 | 1985-08-28 | Matsushita Electronics Corp | 電子ビ−ム蒸着装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS431546Y1 (ja) * | 1964-07-15 | 1968-01-24 |
-
1976
- 1976-07-17 JP JP51085222A patent/JPS5829657B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5310953A (en) | 1978-01-31 |
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