JPH0310245B2 - - Google Patents
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- Publication number
- JPH0310245B2 JPH0310245B2 JP58228801A JP22880183A JPH0310245B2 JP H0310245 B2 JPH0310245 B2 JP H0310245B2 JP 58228801 A JP58228801 A JP 58228801A JP 22880183 A JP22880183 A JP 22880183A JP H0310245 B2 JPH0310245 B2 JP H0310245B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- emitter
- base
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/46—One-port networks
- H03H11/48—One-port networks simulating reactances
- H03H11/483—Simulating capacitance multipliers
Landscapes
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、小さな容量と能動素子とを用いて大
きな容量を用いた時に得られるのと同様の充電曲
線を精度良く得るための等価容量回路に関するも
のである。
きな容量を用いた時に得られるのと同様の充電曲
線を精度良く得るための等価容量回路に関するも
のである。
第１図に従来の充電回路を示し、第２図にはそ
の回路の動作説明図を示す。
の回路の動作説明図を示す。
トランジスタＱ１のベースに第２図ａに示すよ
うな信号を入力し、該トランジスタＱ１をON状
態からOFF状態にすると、コンデンサＣは定電
流源１０からの電流Ｉで充電され、出力Ｂには、
第２図ｂに示すようなＩ／Ｃの傾きの充電曲線が
得られる。ここで、上記コンデンサＣは、集積回
路においてはせいぜい30PFの容量しか得られな
いため、電流Ｉを小さくしない限り、緩やかな傾
きのカーブを得ることはできない。しかるに、電
流Ｉを小さくすると回路は複雑になり、また、出
力Ｂ以降に接続される回路の入力インピーダンス
を上げなければならなくなるという問題があつ
た。
うな信号を入力し、該トランジスタＱ１をON状
態からOFF状態にすると、コンデンサＣは定電
流源１０からの電流Ｉで充電され、出力Ｂには、
第２図ｂに示すようなＩ／Ｃの傾きの充電曲線が
得られる。ここで、上記コンデンサＣは、集積回
路においてはせいぜい30PFの容量しか得られな
いため、電流Ｉを小さくしない限り、緩やかな傾
きのカーブを得ることはできない。しかるに、電
流Ｉを小さくすると回路は複雑になり、また、出
力Ｂ以降に接続される回路の入力インピーダンス
を上げなければならなくなるという問題があつ
た。
本発明は、かかる点に鑑みてなされたもので、
電流ミラー回路を構成する２つのトランジスタ間
に容量を接続し、該２つのトランジスタに流れる
各電流の比を利用して上記容量が見かけ上大きく
なるようにすることにより、該容量を比較的大き
な定電流で充電しても、緩やかな充電曲線を精度
良く得ることができる等価容量回路を提供するこ
とを目的としている。
電流ミラー回路を構成する２つのトランジスタ間
に容量を接続し、該２つのトランジスタに流れる
各電流の比を利用して上記容量が見かけ上大きく
なるようにすることにより、該容量を比較的大き
な定電流で充電しても、緩やかな充電曲線を精度
良く得ることができる等価容量回路を提供するこ
とを目的としている。
以下、本発明の実施例を図について説明する。
第３図は本願の第１の発明の一実施例による等価
容量回路を示し、図において、Ｑ１はそのベース
及びコレクタがともに入力Ａに接続された第１の
トランジスタ、Ｑ２はそのコレクタが出力Ｂに、
またベース、エミツタがそれぞれ上記トランジス
タＱ１のベース、エミツタに共通接続された第２
のトランジスタであり、この第１、第２のトラン
ジスタＱ１，Ｑ２のエミツタ面積比は、１：ｎと
なつている。また、Ｃは上記トランジスタＱ１，
Ｑ２の両コレクタ間に接続されたコンデンサ、
IOは定電流源である。ここで、入力Ａから送ら
れてくる信号は、高レベル状態でトランジスタＱ
２を十分飽和状態にするとともに、低レベル状態
では該トランジスタＱ２を高インピーダンス状態
にするものである。
第３図は本願の第１の発明の一実施例による等価
容量回路を示し、図において、Ｑ１はそのベース
及びコレクタがともに入力Ａに接続された第１の
トランジスタ、Ｑ２はそのコレクタが出力Ｂに、
またベース、エミツタがそれぞれ上記トランジス
タＱ１のベース、エミツタに共通接続された第２
のトランジスタであり、この第１、第２のトラン
ジスタＱ１，Ｑ２のエミツタ面積比は、１：ｎと
なつている。また、Ｃは上記トランジスタＱ１，
Ｑ２の両コレクタ間に接続されたコンデンサ、
IOは定電流源である。ここで、入力Ａから送ら
れてくる信号は、高レベル状態でトランジスタＱ
２を十分飽和状態にするとともに、低レベル状態
では該トランジスタＱ２を高インピーダンス状態
にするものである。
次に動作について説明する。
まず入力Ａからの信号が高レベル状態である
時、トランジスタＱ２は飽和しているため、出力
Ｂの電圧は接地電位に近い。一方、入力Ａからの
信号が、第４図ａに示すように、低レベル状態に
なると、コンデンサＣに充電が開始され、出力Ｂ
の電圧は第４図ｂに示すように、上昇をはじめ
る。
時、トランジスタＱ２は飽和しているため、出力
Ｂの電圧は接地電位に近い。一方、入力Ａからの
信号が、第４図ａに示すように、低レベル状態に
なると、コンデンサＣに充電が開始され、出力Ｂ
の電圧は第４図ｂに示すように、上昇をはじめ
る。
ここで、トランジスタＱ１とトランジスタＱ２
とは電流ミラー回路を構成しており、上記トラン
ジスタＱ１のコレクタ電流を１とすると、上記ト
ランジスタＱ２のコレクタ電流は両トランジスタ
のエミツタサイズの比からｎとなる。したがつて
コンデンサＣを１の電流で充電した時、トランジ
スタＱ２のコレクタにはｎの電流が流れる。この
ことは、言い換えると電流ＩがコンデンサＣ側と
トランジスタＱ２側に１：ｎの比で分流されるこ
とを意味する。すなわちコンデンサＣ側に流れる
電流はＩ／（ｎ＋１）となる。
とは電流ミラー回路を構成しており、上記トラン
ジスタＱ１のコレクタ電流を１とすると、上記ト
ランジスタＱ２のコレクタ電流は両トランジスタ
のエミツタサイズの比からｎとなる。したがつて
コンデンサＣを１の電流で充電した時、トランジ
スタＱ２のコレクタにはｎの電流が流れる。この
ことは、言い換えると電流ＩがコンデンサＣ側と
トランジスタＱ２側に１：ｎの比で分流されるこ
とを意味する。すなわちコンデンサＣ側に流れる
電流はＩ／（ｎ＋１）となる。
したがつて、出力Ｂには第４図ｂに示すよう
に、Ｉ／Ｃ（ｎ＋１）の傾きの充電曲線が得られ、
コンデンサ容量が実効的に（ｎ＋１）倍されたこ
とになる。ここで、各トランジスタＱ１，Ｑ２の
エミツタの面積比は精度よく得られるため、充電
カーブは精度よく決まることとなる。
に、Ｉ／Ｃ（ｎ＋１）の傾きの充電曲線が得られ、
コンデンサ容量が実効的に（ｎ＋１）倍されたこ
とになる。ここで、各トランジスタＱ１，Ｑ２の
エミツタの面積比は精度よく得られるため、充電
カーブは精度よく決まることとなる。
第５図は本願の第２の発明の一実施例を示した
もので、これは第３図の回路に加え、さらに、そ
の入力がトランジスタＱ１のコレクタに、出力が
トランジスタＱ１，Ｑ２のベースに接続されたエ
ミツタフオロワ回路としての第３のトランジスタ
Ｑ３を設けたものである。
もので、これは第３図の回路に加え、さらに、そ
の入力がトランジスタＱ１のコレクタに、出力が
トランジスタＱ１，Ｑ２のベースに接続されたエ
ミツタフオロワ回路としての第３のトランジスタ
Ｑ３を設けたものである。
この実施例回路では、上記第３図の実施例回路
と同様に、コンデンサ容量が実効的に（ｎ＋１）
倍されるとともに、さらに上記エミツタフオロワ
回路Ｑ３でもつてトランジスタＱ１，Ｑ２のベー
ス電流を補正しているので、充電曲線の精度をよ
り高めることができる。
と同様に、コンデンサ容量が実効的に（ｎ＋１）
倍されるとともに、さらに上記エミツタフオロワ
回路Ｑ３でもつてトランジスタＱ１，Ｑ２のベー
ス電流を補正しているので、充電曲線の精度をよ
り高めることができる。
また、第６図、第７図はそれぞれ本願の第３、
第４の発明の一実施例を示したもので、これらは
それぞれ上記第３図、第５図の実施例回路におけ
るトランジスタＱ１のコレクタに、さらに電流ミ
ラー回路を接続したものである。
第４の発明の一実施例を示したもので、これらは
それぞれ上記第３図、第５図の実施例回路におけ
るトランジスタＱ１のコレクタに、さらに電流ミ
ラー回路を接続したものである。
即ち、第６図において、Ｑ５，Ｑ６は上記電流
ミラー回路を構成する第３、第４のトランジスタ
であり、該トランジスタＱ５，Ｑ６はベース、エ
ミツタがそれぞれ共通接続されるとともに、該共
通接続ベースコンデンサＣに、該共通接続エミツ
タがトランジスタＱ１のコレクタに接続され、そ
のエミツタ面積比は１：ｍ（ｍ＞１）となつてい
る。また上記トランジスタＱ５はコレクタとベー
スとがともに入力Ａに接続されており、上記トラ
ンジスタＱ６はコレクタが電流に接続されてい
る。
ミラー回路を構成する第３、第４のトランジスタ
であり、該トランジスタＱ５，Ｑ６はベース、エ
ミツタがそれぞれ共通接続されるとともに、該共
通接続ベースコンデンサＣに、該共通接続エミツ
タがトランジスタＱ１のコレクタに接続され、そ
のエミツタ面積比は１：ｍ（ｍ＞１）となつてい
る。また上記トランジスタＱ５はコレクタとベー
スとがともに入力Ａに接続されており、上記トラ
ンジスタＱ６はコレクタが電流に接続されてい
る。
また第７図において、Ｑ５，Ｑ６が上記第６図
の実施例回路と同一構成になる電流ミラー回路で
ある。
の実施例回路と同一構成になる電流ミラー回路で
ある。
このような第６図、第７図の両実施例回路にお
いては、コンデンサＣ側に流れる電流はＩ／Ｃ
｛ｎ（ｍ＋１）＋１｝となる。従つて該コンデンサ
Ｃの容量は実効的に｛ｎ（ｍ＋１）＋１｝倍された
ことになり、より緩やかな傾きの充電曲線が得ら
れる。
いては、コンデンサＣ側に流れる電流はＩ／Ｃ
｛ｎ（ｍ＋１）＋１｝となる。従つて該コンデンサ
Ｃの容量は実効的に｛ｎ（ｍ＋１）＋１｝倍された
ことになり、より緩やかな傾きの充電曲線が得ら
れる。
〔発明の効果〕
以上のように、本願の第１ないし第４の発明に
よれば、電流ミラー回路を構成するエミツタ面積
比が所定の割合である２つのトランジスタ間に容
量を接続し、該容量への充電電流が上記エミツタ
面積比に応じて小さくなるようしたので、上記容
量を見かけ上大きくすることができ、大きな定電
流で充電してもその充電曲線を緩やかにすること
ができる効果がある。また、本願の第２、第４の
発明によれば、上記電流ミラー回路を構成するト
ランジスタのベースにエミツタフオロワ回路を接
続して、そのベース電流を補正するようにしたの
で、充電曲線を緩やかにできるとともに、その精
度を向上することができる効果がある。
よれば、電流ミラー回路を構成するエミツタ面積
比が所定の割合である２つのトランジスタ間に容
量を接続し、該容量への充電電流が上記エミツタ
面積比に応じて小さくなるようしたので、上記容
量を見かけ上大きくすることができ、大きな定電
流で充電してもその充電曲線を緩やかにすること
ができる効果がある。また、本願の第２、第４の
発明によれば、上記電流ミラー回路を構成するト
ランジスタのベースにエミツタフオロワ回路を接
続して、そのベース電流を補正するようにしたの
で、充電曲線を緩やかにできるとともに、その精
度を向上することができる効果がある。
第１図は従来の充電回路を示す回路図、第２図
はその動作説明図、第３図は本願の第１の発明の
一実施例による等価容量回路を適用した充電回路
の回路図、第４図はその動作説明図、第５図は本
願の第２の発明の一実施例を示す図、第６図は本
願の第３の発明の一実施例を示す図、第７図は本
願の第４の発明の一実施例を示す図である。 Ｑ１……第１のトランジスタ、Ｑ２……第２の
トランジスタ、IO……定電流源、Ｃ……容量、
Ｑ３……エミツタフオロワ回路、Ｑ５……第３の
トランジスタ、Ｑ６……第４のトランジスタ。な
お図中同一符号は同一又は相当部分を示す。
はその動作説明図、第３図は本願の第１の発明の
一実施例による等価容量回路を適用した充電回路
の回路図、第４図はその動作説明図、第５図は本
願の第２の発明の一実施例を示す図、第６図は本
願の第３の発明の一実施例を示す図、第７図は本
願の第４の発明の一実施例を示す図である。 Ｑ１……第１のトランジスタ、Ｑ２……第２の
トランジスタ、IO……定電流源、Ｃ……容量、
Ｑ３……エミツタフオロワ回路、Ｑ５……第３の
トランジスタ、Ｑ６……第４のトランジスタ。な
お図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ ベース、エミツタがそれぞれ共通接続されそ
のエミツタ面積比が１：ｎ（ｎ＞１）である第１、
第２のトランジスタからなり該第１のトランジス
タのコレクタとベースが接続されてなる電流ミラ
ー回路と、上記第２のトランジスタのコレクタに
接続された定電流源と、上記第１、第２のトラン
ジスタの両コレクタ間に接続された容量とを備え
たことを特徴とする等価容量回路。 ２ ベース、エミツタがそれぞれ共通接続されそ
のエミツタ面積比が１：ｎ（ｎ＞１）である第１，
第２のトランジスタからなる電流ミラー回路と、
上記第２のトランジスタのコレクタに接続された
定電流源と、上記第１、第２のトランジスタの両
コレクタ間に接続された容量と、入力が上記第１
のトランジスタのコレクタに出力が上記第１、第
２のトランジスタのベースに接続されたエミツタ
フオロワ回路とを備えたことを特徴とする等価容
量回路。 ３ ベース、エミツタがそれぞれ共通接続されそ
のエミツタ面積比が１：ｎ（ｎ＞１）である第１、
第２のトランジスタからなり該第１のトランジス
タのコレクタとベースが接続されてなる第１の電
流ミラー回路と、上記第２のトランジスタのコレ
クタに接続された定電流源と、その一端が上記第
２のトランジスタのコレクタに接続された容量
と、ベース、エミツタがそれぞれ共通接続される
とともに該共通接続ベースが上記容量の他端に該
共通接続エミツタが上記第１のトランジスタのコ
レクタに接続されそのエミツタ面積比が１：ｍ
（ｍ＞１）である第３、第４のトランジスタから
なり該第３のトランジスタのコレクタとベースが
接続され該第４のトランジスタのコレクタが電源
に接続されてなる第２の電流ミラー回路とを備え
たことを特徴とする等価容量回路。 ４ ベース、エミツタがそれぞれ共通接続されそ
のエミツタ面積比が１：ｎ（ｎ＞１）である第１、
第２のトランジスタからなる第１の電流ミラー回
路と、上記第２のトランジスタのコレクタに接続
された定電流源と、その一端が上記第２のトラン
ジスタのコレクタに接続された容量と、入力が該
容量の他端に出力が上記第１、第２のトランジス
タのベースに接続されたエミツタフオロワ回路
と、ベース、エミツタがそれぞれ共通接続される
とともに該共通接続ベースが上記エミツタフオロ
ワ回路の入力に該共通接続エミツタが上記第１の
トランジスタのコレクタに接続されそのエミツタ
面積比が１：ｍ（ｍ＞１）である第３、第４のト
ランジスタからなり該第３のトランジスタのコレ
クタとベースが接続され該第４のトランジスタの
コレクタが電源に接続されてなる第２の電流ミラ
ー回路とを備えたことを特徴とする等価容量回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58228801A JPS60119115A (ja) | 1983-12-01 | 1983-12-01 | 等価容量回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58228801A JPS60119115A (ja) | 1983-12-01 | 1983-12-01 | 等価容量回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60119115A JPS60119115A (ja) | 1985-06-26 |
| JPH0310245B2 true JPH0310245B2 (ja) | 1991-02-13 |
Family
ID=16882064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58228801A Granted JPS60119115A (ja) | 1983-12-01 | 1983-12-01 | 等価容量回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60119115A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7113020B2 (en) * | 2004-10-25 | 2006-09-26 | Toko, Inc. | Capacitance multiplier circuit exhibiting improving bandwidth |
-
1983
- 1983-12-01 JP JP58228801A patent/JPS60119115A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60119115A (ja) | 1985-06-26 |
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