JPS5829671B2 - デ−タデンソウアヤマリケンシユツホウシキ - Google Patents
デ−タデンソウアヤマリケンシユツホウシキInfo
- Publication number
- JPS5829671B2 JPS5829671B2 JP50036201A JP3620175A JPS5829671B2 JP S5829671 B2 JPS5829671 B2 JP S5829671B2 JP 50036201 A JP50036201 A JP 50036201A JP 3620175 A JP3620175 A JP 3620175A JP S5829671 B2 JPS5829671 B2 JP S5829671B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- bit
- transmission
- sending
- terminal station
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
本発明はデータハイウェイ等のデータ伝送システムにお
ける伝送エラー検出方法に関する。
ける伝送エラー検出方法に関する。
従来この種の反転運送方式では、反転運送単位を複数ビ
ットとしているため、この反転運送単位のビット数を有
する送出バッファ及び受信バッファを、送信端局及び受
信端局に設置する必要があった。
ットとしているため、この反転運送単位のビット数を有
する送出バッファ及び受信バッファを、送信端局及び受
信端局に設置する必要があった。
また、これら複数ビットを比較する回路が複雑になる欠
点があった。
点があった。
本発明は、上記欠点を解決するため、反転運送単位を１
ビツトとし、送信バッファ、受信バッファのビット数を
削減するとともに、伝送エラーチェック回路を簡略化す
ることができるデータ伝送誤り検出方式を提供するもの
である。
ビツトとし、送信バッファ、受信バッファのビット数を
削減するとともに、伝送エラーチェック回路を簡略化す
ることができるデータ伝送誤り検出方式を提供するもの
である。
本発明は、データ送信端局、受信端局及びデータ伝送路
とにより構成されるデータ伝送システムにおいて、送信
端局では送出データを１ビツト送出した後、該送出ビッ
トとは論理的に反転された１ビツトを該送出ビットに続
いて送出し、受信端局では、受信データがビット毎に論
理的に反転していることを確認することにより、送信デ
ータの伝送誤りを検出するようにしたビット反転運送方
式である。
とにより構成されるデータ伝送システムにおいて、送信
端局では送出データを１ビツト送出した後、該送出ビッ
トとは論理的に反転された１ビツトを該送出ビットに続
いて送出し、受信端局では、受信データがビット毎に論
理的に反転していることを確認することにより、送信デ
ータの伝送誤りを検出するようにしたビット反転運送方
式である。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の実施例を示す図面であり、送信端局１
００、伝送路１８０、受信端局１５０より構成される。
００、伝送路１８０、受信端局１５０より構成される。
送信端局１００において送信データバッファ１０１中の
送出データは、反転送信制御回路１０３により送出タイ
ミング制御線１０４の制御により１ビツトづつビットバ
ッファ１０２に移される。
送出データは、反転送信制御回路１０３により送出タイ
ミング制御線１０４の制御により１ビツトづつビットバ
ッファ１０２に移される。
次に反転送信制御回路１０３は、表送出タイミング制御
線１０５によりゲート回路１０９を付勢し表データ線１
０７上の送出ビットをＯＲ回路１１１を介して伝送路１
３０に送出する。
線１０５によりゲート回路１０９を付勢し表データ線１
０７上の送出ビットをＯＲ回路１１１を介して伝送路１
３０に送出する。
次に反転送信制御回路１０３は、裏送出タイミング制御
練１０６により、ゲート回路１１０を付勢し、裏ゲート
線１０８上の送出ビットを同様にＯＲ回路１１１を介し
て伝送路１３０に送出する。
練１０６により、ゲート回路１１０を付勢し、裏ゲート
線１０８上の送出ビットを同様にＯＲ回路１１１を介し
て伝送路１３０に送出する。
この様に表、裏のビットを送出し終ると、再び反転送信
制御回路１０３は送信タイミング制御線１０４により、
データバッファ１０１中の次の送出ビットをビットバッ
ファ１０２に設定し、前述の表裏送出制御を繰返し行な
う。
制御回路１０３は送信タイミング制御線１０４により、
データバッファ１０１中の次の送出ビットをビットバッ
ファ１０２に設定し、前述の表裏送出制御を繰返し行な
う。
一方受信端局１５０において、伝送路１３０を介して送
られてくるデータは、反転受信制御回路１５１により、
表受信タイミング制御線１５２、実受信タイミング制御
線１５３にそれぞれ対応したゲート回路１５４及び１５
５を介して、表受信ピットバッファ１５６及び実受信ピ
ットバッファ１５７に振分けられる。
られてくるデータは、反転受信制御回路１５１により、
表受信タイミング制御線１５２、実受信タイミング制御
線１５３にそれぞれ対応したゲート回路１５４及び１５
５を介して、表受信ピットバッファ１５６及び実受信ピ
ットバッファ１５７に振分けられる。
表受信ピットバッファ１５６及び実受信ピットバッファ
１５７中のデータは排他的論理和回路１５８によりチェ
ックされ、連送されてきた２ビツトが互いに逆符号でな
ければ、受信エラー信号が、端子１６１に出力される。
１５７中のデータは排他的論理和回路１５８によりチェ
ックされ、連送されてきた２ビツトが互いに逆符号でな
ければ、受信エラー信号が、端子１６１に出力される。
第２図は本発明の実施例における反転連送ブタ形式を示
すものであり、原送出データ時系列２００が伝送路上で
は反転運送データ時系列２０１として伝送され、第１図
で説明した反転運送データ伝送に供される。
すものであり、原送出データ時系列２００が伝送路上で
は反転運送データ時系列２０１として伝送され、第１図
で説明した反転運送データ伝送に供される。
次に本発明のビット反転運送方式と比較するために第３
図に従来の反転運送の一例を示す。
図に従来の反転運送の一例を示す。
第３図において、送信端局３００中の送出データバッフ
ァ３０３中のデータは、反転送出制御回路３０１より送
出タイミング制御線３０２の制御のもとに送出データブ
ロックシフトレジスタ３０４に移される。
ァ３０３中のデータは、反転送出制御回路３０１より送
出タイミング制御線３０２の制御のもとに送出データブ
ロックシフトレジスタ３０４に移される。
ここで送出ブロックデータは、通常数ピットル数１０ビ
ットの長さを有する。
ットの長さを有する。
前記送出データブロックシフトレジスタ３０４の表出力
信号３０５は、表送出タイミング制御線３０６が、前記
反転送出制御回路３０１により付勢されるとアンド回路
及びオア回路３０８を介して、伝送路３４０上に送出さ
れる。
信号３０５は、表送出タイミング制御線３０６が、前記
反転送出制御回路３０１により付勢されるとアンド回路
及びオア回路３０８を介して、伝送路３４０上に送出さ
れる。
表送出データが前記シフトレジスタ３０４のビット数送
出されると、送出デ゛−タバツファ３０３中の送出デー
タは再び前記送出データブロックシフトレジスタに設定
され、今度は、表送出タイミング制御線３０９が付勢さ
れ裏送出データ３０５はアンド回路３１１゜オア回路３
０８を介して伝送路３４０上に送出される。
出されると、送出デ゛−タバツファ３０３中の送出デー
タは再び前記送出データブロックシフトレジスタに設定
され、今度は、表送出タイミング制御線３０９が付勢さ
れ裏送出データ３０５はアンド回路３１１゜オア回路３
０８を介して伝送路３４０上に送出される。
なお、裏送出データは、前記送出データブロックシフト
レジスタの実出力を該シフトレジスタの入力側にフィー
ドバッファすることにより、設定される場合もある。
レジスタの実出力を該シフトレジスタの入力側にフィー
ドバッファすることにより、設定される場合もある。
一方、受信端局３５０では、まず反転受信制御回路３５
１により、表受信タイミング制御線３５１が付勢され、
アンド回路３５２を介して、受信データブロックシフト
レジスタに、表ブロツクデータが設定される。
１により、表受信タイミング制御線３５１が付勢され、
アンド回路３５２を介して、受信データブロックシフト
レジスタに、表ブロツクデータが設定される。
次に、実受信タイミング瀧卿線３５４が付勢され伝送路
３４０上の送信端局３０４により送出された裏送出デー
タが、信号線３５６を介して排他的論理和回路３５９に
１ビット入力される。
３４０上の送信端局３０４により送出された裏送出デー
タが、信号線３５６を介して排他的論理和回路３５９に
１ビット入力される。
このとき、先に受信された表受信データは、ビット選択
回路３５γにより受信ブロック中のビット位置が選択さ
れ、実受信データビットを受信するとビット毎に比較さ
れ、受信ブロック中の全ビットが反転受信されているこ
とがチェックされる。
回路３５γにより受信ブロック中のビット位置が選択さ
れ、実受信データビットを受信するとビット毎に比較さ
れ、受信ブロック中の全ビットが反転受信されているこ
とがチェックされる。
全ブロック中のビットが反転受信されているならば、前
記受信データブロックシフトレジスタ３５８中の受信デ
ータは、受信タイミング乍脚線３６０により受信データ
バッファ３６１に移される。
記受信データブロックシフトレジスタ３５８中の受信デ
ータは、受信タイミング乍脚線３６０により受信データ
バッファ３６１に移される。
又受信誤りがあれば、受信さす３６２が表示される。
第４図は、従来の方式における反転運送データ形式図で
あり、原送出データブロック４００は、伝送路上へ反転
運送データブロック時系列４０１の様に送出される。
あり、原送出データブロック４００は、伝送路上へ反転
運送データブロック時系列４０１の様に送出される。
表送出ブロックデータ４０２の各ビットが反転されたも
のが裏送出データブロック４０３である。
のが裏送出データブロック４０３である。
本発明は以上説明したように、１ビツト毎に反転したデ
ータを送信し、受信用でチェックすることにより、従来
の方式よりもより簡単な金物構成を可能にし、信頼性、
経済性を高める効果がある。
ータを送信し、受信用でチェックすることにより、従来
の方式よりもより簡単な金物構成を可能にし、信頼性、
経済性を高める効果がある。
第１図は本発明の一実施例を示すシステム図、第２図は
第１図の実施例における反転運送データ形式を示す図、
第３図は従来の反転運送方式の実施例を示すシステム図
、第４図は第３図の実施例における反転運送データ形式
を示す図である。 １００・・・・・・送信端局、１０１・・・・・・デー
タバッファ、１０２・・・・・・ビートバッファ、１０
３・・・・・・反転送信制御回路、１０４・・・・・・
送出タイミング匍Ｊ１ｔｌ線、１０５・・・・・・表送
出タイミング制御、１０６・・・・・・裏送出タイミン
グ制御線、１０７・・・・・・表データ線、１０８・・
・・・・裏データ線、１０９，１１０・・・・・・ゲー
ト回路、１１１・・・・・・ＯＲ回路、１３０・・・・
・・伝送路、１５０・・・・・・受信端局、１５１・・
・・・・反転受信制御回路、１５２・・・・・・表受信
タイミング制御線、１５３・・・・・・実受信タイミン
グ制御線、１５４，１５５・・・・・・ゲート回路、１
５６・・・・・・表受信ピットバッファ、１５７・・・
・・・実受信ピットバッファ、１５８・・・・・・排他
的論理和回路、１５９・・・・・・データバッファ、１
６１・・・・・・受信エラー信号端子。
第１図の実施例における反転運送データ形式を示す図、
第３図は従来の反転運送方式の実施例を示すシステム図
、第４図は第３図の実施例における反転運送データ形式
を示す図である。 １００・・・・・・送信端局、１０１・・・・・・デー
タバッファ、１０２・・・・・・ビートバッファ、１０
３・・・・・・反転送信制御回路、１０４・・・・・・
送出タイミング匍Ｊ１ｔｌ線、１０５・・・・・・表送
出タイミング制御、１０６・・・・・・裏送出タイミン
グ制御線、１０７・・・・・・表データ線、１０８・・
・・・・裏データ線、１０９，１１０・・・・・・ゲー
ト回路、１１１・・・・・・ＯＲ回路、１３０・・・・
・・伝送路、１５０・・・・・・受信端局、１５１・・
・・・・反転受信制御回路、１５２・・・・・・表受信
タイミング制御線、１５３・・・・・・実受信タイミン
グ制御線、１５４，１５５・・・・・・ゲート回路、１
５６・・・・・・表受信ピットバッファ、１５７・・・
・・・実受信ピットバッファ、１５８・・・・・・排他
的論理和回路、１５９・・・・・・データバッファ、１
６１・・・・・・受信エラー信号端子。
Claims (1)
- 【特許請求の範囲】 １ データ送信端局と受信端局間におけるデータ伝送シ
ステムにおいて、 送信端局は、送信データを伝送路に１ビツト送出する手
段と、該送出ビットとは論理的に反転した１ビツトを該
伝送路に送出する手段と、送出データを１ビツト送出し
た後、引続いて該送出ビットとは論理的に反転した１ビ
ツトを送出する制御を行なう反転送信制御手段を有し、 受信端局は、伝送路を介して送られてきた送信データを
１ビツト受信する手段と、該送信データに引続いて送ら
れてきた論理的に反転された１ビツトを受信する手段と
、前記２つの受信手段のテタを比較し連送されてきた２
ビツトが互いに逆符号であることをチェックするチェッ
ク手段を有し、受信データがビット毎に論理的に反転し
ていることを確認することにより、送信データの伝送誤
りを検出することを特徴とするデータ伝送誤り検出方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50036201A JPS5829671B2 (ja) | 1975-03-25 | 1975-03-25 | デ−タデンソウアヤマリケンシユツホウシキ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50036201A JPS5829671B2 (ja) | 1975-03-25 | 1975-03-25 | デ−タデンソウアヤマリケンシユツホウシキ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51110903A JPS51110903A (ja) | 1976-09-30 |
| JPS5829671B2 true JPS5829671B2 (ja) | 1983-06-24 |
Family
ID=12463111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50036201A Expired JPS5829671B2 (ja) | 1975-03-25 | 1975-03-25 | デ−タデンソウアヤマリケンシユツホウシキ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5829671B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60160251A (ja) * | 1984-01-31 | 1985-08-21 | Kanto Denshi Kk | デ−タ伝送装置 |
| JPS60160628A (ja) * | 1984-02-01 | 1985-08-22 | Yokogawa Hokushin Electric Corp | Ｌｓｉ試験装置 |
| JPS6119248A (ja) * | 1984-07-06 | 1986-01-28 | Kanto Denshi Kk | 光伝送装置 |
| JPH0332122Y2 (ja) * | 1984-10-31 | 1991-07-08 | ||
| JPS62181542A (ja) * | 1986-02-06 | 1987-08-08 | Tetsudo Sogo Gijutsu Kenkyusho | デ−タ伝送方法 |
| JP5556371B2 (ja) * | 2010-05-25 | 2014-07-23 | セイコーエプソン株式会社 | 記憶装置、基板、液体容器、データ記憶部に書き込むべきデータをホスト回路から受け付ける方法、ホスト回路に対し電気的に接続可能な記憶装置を含むシステム |
| JP5644570B2 (ja) * | 2011-02-16 | 2014-12-24 | ミツミ電機株式会社 | 通信方法、通信システム及びそのデバイス |
-
1975
- 1975-03-25 JP JP50036201A patent/JPS5829671B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51110903A (ja) | 1976-09-30 |
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