JPS582974A - ベクトル・デ−タ処理装置 - Google Patents
ベクトル・デ−タ処理装置Info
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- JPS582974A JPS582974A JP10013381A JP10013381A JPS582974A JP S582974 A JPS582974 A JP S582974A JP 10013381 A JP10013381 A JP 10013381A JP 10013381 A JP10013381 A JP 10013381A JP S582974 A JPS582974 A JP S582974A
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- circuit
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ベクトル・データ処理装置１％にベクトル・
レジスタから読出されたデータを記憶制御装置に送るア
ライン回路に関するものである。
レジスタから読出されたデータを記憶制御装置に送るア
ライン回路に関するものである。
第１図は装置Ｆ！Ａが適用される計算機システムの概要
を示すものであって、１−０ないし１−７は主記憶ユニ
ット、２−０１ないし２−６７は書込データ・ブロック
、３はアライン回路、４はベクトル・レジスタ、ＶＵは
ベクトル・データ処理装置、Ｂは主配憶ユニットと書込
データ・ブロックとの間のパス、００ないし０７はアラ
イン回路の出力バス、ＩＯないしエフはアライン回路の
人力バス、Ｓは書込み制御信号をそれぞれ示している。
を示すものであって、１−０ないし１−７は主記憶ユニ
ット、２−０１ないし２−６７は書込データ・ブロック
、３はアライン回路、４はベクトル・レジスタ、ＶＵは
ベクトル・データ処理装置、Ｂは主配憶ユニットと書込
データ・ブロックとの間のパス、００ないし０７はアラ
イン回路の出力バス、ＩＯないしエフはアライン回路の
人力バス、Ｓは書込み制御信号をそれぞれ示している。
主配憶ユニット１−０．１−１は書込データ・ブロック
２−０１に接続され、主記憶ユニット１−２．１−３は
書込データ・ブロック２−２３に接続され、主記憶ユニ
ツ）１−４．１−５は書込データ・ブロック２−４５に
接続され、主記憶ユニット１−６．１−７は書込データ
・ブロック２−６７に接続されている。主記憶ユニット
と書込データ・ブロックとの間のバスＢは、書込データ
や読出データ、制御信号彦どを転送するものである。各
書込データ・ブロック２−０１． ２−２３゜２−４５
．２−６７は１部分書込みを行い得るものである。アラ
イン回路３は、入力バスＩＯないしエフと出力バス００
ないしＯマとの接続関係を変更するものであるロベクト
ル・レジスタ４は、−サイクル中に同一のベクトルに属
する連続せる複数のエレメントを読出し得るものである
口入カパス１１は、８ｎ＋１番のエレメントを転送する
０パスＢ、アライン回路の出力バスＱＯないし０７およ
びアライン回路の入力パスＩＯないし１１は例えば８バ
イトのデータを転送することが出来る。
２−０１に接続され、主記憶ユニット１−２．１−３は
書込データ・ブロック２−２３に接続され、主記憶ユニ
ツ）１−４．１−５は書込データ・ブロック２−４５に
接続され、主記憶ユニット１−６．１−７は書込データ
・ブロック２−６７に接続されている。主記憶ユニット
と書込データ・ブロックとの間のバスＢは、書込データ
や読出データ、制御信号彦どを転送するものである。各
書込データ・ブロック２−０１． ２−２３゜２−４５
．２−６７は１部分書込みを行い得るものである。アラ
イン回路３は、入力バスＩＯないしエフと出力バス００
ないしＯマとの接続関係を変更するものであるロベクト
ル・レジスタ４は、−サイクル中に同一のベクトルに属
する連続せる複数のエレメントを読出し得るものである
口入カパス１１は、８ｎ＋１番のエレメントを転送する
０パスＢ、アライン回路の出力バスＱＯないし０７およ
びアライン回路の入力パスＩＯないし１１は例えば８バ
イトのデータを転送することが出来る。
累２図は書込データ・ブロック２−０１の１！部を示す
ブロック図である。＃！２図において５−０と５−１は
マージ回路、６−０と６−１はＦＣＣ回路（謀り検出回
路）、７−０と７−１はデータ修正回路をそれぞれ示し
ている◎なお、他の１込テータ・ブロックも同様な構成
を有している０マ一ジ回路５−ＯＫ対する書込制御信号
は例えば２ビツト構成であり、同様にマージ回路５−１
に対する書込制御信号も２ビツト構成である。これらの
信号は信号ＩＩＳ上を伝送する・ベクトル・データ処理
装置は、例えば４バイト命令および８バイト命令の両方
を処理できるので、４バイト単位でマージ可能としてい
る。いま、ｉ−ジ回路５−ＯＫ対する書込制御信号がｒ
ｏＩＪである場合には、書込み要求で指定された８バイ
トのデータが主記憶ユニット１−０から読出され、この
上位４バイトが書込データの下位４バイトとマージされ
、ＥＣＣ回路６−０の出力に基づいてデータ修正回路７
−０によって修正され、その結果が主記憶ユニット１−
ＯＫ書込まれる。
ブロック図である。＃！２図において５−０と５−１は
マージ回路、６−０と６−１はＦＣＣ回路（謀り検出回
路）、７−０と７−１はデータ修正回路をそれぞれ示し
ている◎なお、他の１込テータ・ブロックも同様な構成
を有している０マ一ジ回路５−ＯＫ対する書込制御信号
は例えば２ビツト構成であり、同様にマージ回路５−１
に対する書込制御信号も２ビツト構成である。これらの
信号は信号ＩＩＳ上を伝送する・ベクトル・データ処理
装置は、例えば４バイト命令および８バイト命令の両方
を処理できるので、４バイト単位でマージ可能としてい
る。いま、ｉ−ジ回路５−ＯＫ対する書込制御信号がｒ
ｏＩＪである場合には、書込み要求で指定された８バイ
トのデータが主記憶ユニット１−０から読出され、この
上位４バイトが書込データの下位４バイトとマージされ
、ＥＣＣ回路６−０の出力に基づいてデータ修正回路７
−０によって修正され、その結果が主記憶ユニット１−
ＯＫ書込まれる。
第３凶はアライン回路を概念的に説明するものであって
、各入力バスＩｏ、Ｉｓ、・・・Ｉ７は、出力パスＯ・
、０１．・・・０１のそれぞれに信号１１Ａｔｙｋ介し
て接続されている。なお、■示しないが信号線を上には
ゲートが設けられている◎ゲート信号Ｇ１（たｙし、ｉ
＝ｏ、 １．２．・・・７）は入力パスＩｔを出力パス
ＯＯないし０７の内の何れに接続すべきかを指定するも
のである。
、各入力バスＩｏ、Ｉｓ、・・・Ｉ７は、出力パスＯ・
、０１．・・・０１のそれぞれに信号１１Ａｔｙｋ介し
て接続されている。なお、■示しないが信号線を上には
ゲートが設けられている◎ゲート信号Ｇ１（たｙし、ｉ
＝ｏ、 １．２．・・・７）は入力パスＩｔを出力パス
ＯＯないし０７の内の何れに接続すべきかを指定するも
のである。
従来のベクトル・データ処理装置においては、４バイト
命令および８バイト命令を取扱５関係上、アライン回路
３の構成が複雑になると共に、アライン回路から複数の
書込データ・ブロック２−Ｏｌないし２−６７に至る瞥
込制御傷号線の本数が多くなるたいう欠点を有していた
０ 本発明は、上記の考察に基づくものであって、アライン
回路の構成を簡単化できると共に、アライン回路と複数
の１込データ・ブロックとの間の１込制御信号線の本数
を減少できるよ５Ｋしたベクトル・データ処理ｖｔｆＩ
Ｉを提供することを目的としている◎そしてそのため、
本発明のベクトル・チー−処理装置は％ ｍ Ｘ ｎ個
の主記憶ユニット、それぞれが割轟てられたｎ個の主記
憶ユニットにパスで接続され且つ書込制御信号に基づい
て対応するｈ傭の主記憶ユニットに対するデータ書込み
を制御するｍ個の書込データ・ブロック％ ｍ Ｘ １
個のベクトル・エレメントの並べ換えを行うアライン回
路、誼アライン回路から出力されるｍＸｎのベクトル・
エレメントをｎ個ずつ上記ｍ個の書込データ・ブロック
に転送するｎｌＸｎ個の出力バス、ベクトル・データを
格納するベクトル・レジスタ、および該ベクトル・レジ
スタから読出されたｍ×３個のベクトル・エレメントを
上記アライン回路を入力するｍｘｎ個の入力パスを有す
るベクトル・データ処理装置において、上記アライン回
路を構成するｍ個のアライン回路ブロック、上記ｍ個の
アライン回路ブロックに対して共通バス制御信号を供給
するバス制御信号供給手段、上記ｍ個のアライン回路ブ
ロックのそれぞれに対して固有のブロック識別信号を供
給するｍ個のブロック識別信号供給手段、上記ｍ個のア
ライン回路ブロック円のそれぞれに設けられ且つ上記ブ
ロック識別信号とバス制御信号に基づいて書込制御信号
を作成する書込制御信号発生部、および上記ｍ個の書込
制御信号発生部のそれぞれを上記ｍ個の書込データ・ブ
ロックのそれぞれに対応付は書込制御信号発生部の出力
する書込制御信号を対応する書込データ・ブロックに送
る制御信号線を備えることを特徴とするものである口取
下、不発明を図面を参照しつつ説明する。
命令および８バイト命令を取扱５関係上、アライン回路
３の構成が複雑になると共に、アライン回路から複数の
書込データ・ブロック２−Ｏｌないし２−６７に至る瞥
込制御傷号線の本数が多くなるたいう欠点を有していた
０ 本発明は、上記の考察に基づくものであって、アライン
回路の構成を簡単化できると共に、アライン回路と複数
の１込データ・ブロックとの間の１込制御信号線の本数
を減少できるよ５Ｋしたベクトル・データ処理ｖｔｆＩ
Ｉを提供することを目的としている◎そしてそのため、
本発明のベクトル・チー−処理装置は％ ｍ Ｘ ｎ個
の主記憶ユニット、それぞれが割轟てられたｎ個の主記
憶ユニットにパスで接続され且つ書込制御信号に基づい
て対応するｈ傭の主記憶ユニットに対するデータ書込み
を制御するｍ個の書込データ・ブロック％ ｍ Ｘ １
個のベクトル・エレメントの並べ換えを行うアライン回
路、誼アライン回路から出力されるｍＸｎのベクトル・
エレメントをｎ個ずつ上記ｍ個の書込データ・ブロック
に転送するｎｌＸｎ個の出力バス、ベクトル・データを
格納するベクトル・レジスタ、および該ベクトル・レジ
スタから読出されたｍ×３個のベクトル・エレメントを
上記アライン回路を入力するｍｘｎ個の入力パスを有す
るベクトル・データ処理装置において、上記アライン回
路を構成するｍ個のアライン回路ブロック、上記ｍ個の
アライン回路ブロックに対して共通バス制御信号を供給
するバス制御信号供給手段、上記ｍ個のアライン回路ブ
ロックのそれぞれに対して固有のブロック識別信号を供
給するｍ個のブロック識別信号供給手段、上記ｍ個のア
ライン回路ブロック円のそれぞれに設けられ且つ上記ブ
ロック識別信号とバス制御信号に基づいて書込制御信号
を作成する書込制御信号発生部、および上記ｍ個の書込
制御信号発生部のそれぞれを上記ｍ個の書込データ・ブ
ロックのそれぞれに対応付は書込制御信号発生部の出力
する書込制御信号を対応する書込データ・ブロックに送
る制御信号線を備えることを特徴とするものである口取
下、不発明を図面を参照しつつ説明する。
１１１１ｇ４図は本発明におけるアライン回路の１実施
例を示す図、纂５＠は落４図のアライン回路を構成する
アライン回路ブロックの１実施例の構成を示す図、第６
図はバス制御信号の構成を示す図、Ｗ、７図は第４図の
書込制御信号発生部の１実施例のブロック図である。
例を示す図、纂５＠は落４図のアライン回路を構成する
アライン回路ブロックの１実施例の構成を示す図、第６
図はバス制御信号の構成を示す図、Ｗ、７図は第４図の
書込制御信号発生部の１実施例のブロック図である。
第４図において、３′−〇と３′−３はアライン回路ブ
ロック、０′０ないしＯ’７はアライン回路の部分出力
バス、■１０ないしＩ’７はアライン回路の部分入力バ
ス、８−０と８−３は書込制御信号発生部をそれぞれ示
している。
ロック、０′０ないしＯ’７はアライン回路の部分出力
バス、■１０ないしＩ’７はアライン回路の部分入力バ
ス、８−０と８−３は書込制御信号発生部をそれぞれ示
している。
本発明の実施例においては、アライン回路３は、４個の
アライン回路ブロック３′−ロないし３Ｉ−３から構成
されている。なお、図示されていないが、実際には３’
−１、３’−２Ｋ和尚するアライン回路ブロックが存在
している。４個のアライン回路ブロック３′−０ないし
３′−３の部分入力バスＩ’１（ｉ＝１．２・・・７）
をまとめるとアライン回路３の入力バスＩｉとなり、４
個のアライン回路ブロックの部分出力パスＯ′ｌをまと
めるとアライン回路ａの出力バスＯ１となる。ｊＦＩｊ
番目（ｊ＝０．１．２．３）のアライン回路ブロック３
Ｆ−ｊの部分出力パスＩ／量は、入力バスｎのｊバイト
および（ｊ ＋４）バイトの信号線であり、第ｊ番目の
アライン回路ブロック３−ｊｆ）部分出力パスＯ′ｊは
、出力バスＯｊのｊ ノ＜イトおよびＪ＋４バイＦの信
号線である。書込制御信号発生ａＳ−Ｏないし８−３の
それぞれに対してはバス制御信号が共通に入力されると
共に、固有のブロック識別信号が入力される口書込制御
信号発生部８−０は書込データ・ブロック２−０１に対
して書込制御信号を送り、書込制御信号発生８Ｂ−３は
書込データ・ブロック２−６７に対して書込制御信号を
送るみ図示しないが、書込データ・ブロック２−２３．
２−４５のそれぞれに対しても固有の１込制御信号発生
部が設置されているＯ 第５因はアライン回路ブロックの１実施例の構成を示す
ものである０第５１ｆｆｉＫ示すように、部分入力パス
Ｉ′ｉの上位バイトは部分出力バスＯ′０ないしＯ’７
の上位１バイトおよび下位１バイトに信号線を介してそ
れぞれ接続され、同様に部分出力バスＩ′量の下位１バ
イトは部分出力バスＯ１０ないし０′７の上位１バイト
および下位１バイトに信号線な介してそれぞれ接続され
ている。ゲート信号Ｇｉは部分大力バスＩ′１から出て
いる信号線上のゲートを制御するものであるａｌ１６図
はバス制御信号Ｇ１の構成を示すものであって、■は有
効フラグ、ｇｌｏないｇ１２は部分出力バス指定フラグ
、ｇｉｎは上位・下位指定フラグをそれぞれ示している
。例えば各アライン回路ブロックの部分入力バスＩ’０
の上位バイトを部分出力バスＯ’ｌの上位パイ）Ｋ接続
したい場合には、上位バイトが有効であることを指足し
、そしてバス制御信号ＧＯをｒｌ ００１０Ｊとする０ １１７図は第４図の畳込制御信号発生部８−０の１実施
例のブロック図である・なお、他の書込制御信号発生部
も同一構成を有している。［７図において、９−０と９
−７はバス制御信号レジスタ、１０−０と１Ｏ−７は一
致回路、１１−０とｌ阜−７はデコーダ、１２−０とｌ
葛−７はＡＮＩ）回路、１Ｂ−００ないし１Ｂ−０３も
ＡＮＤ回路、１３−７０ないし１３−７３もＡＮＤ回路
、１４−０ないし１４−３はＯＲ回路をそれぞれ示して
いる。
アライン回路ブロック３′−ロないし３Ｉ−３から構成
されている。なお、図示されていないが、実際には３’
−１、３’−２Ｋ和尚するアライン回路ブロックが存在
している。４個のアライン回路ブロック３′−０ないし
３′−３の部分入力バスＩ’１（ｉ＝１．２・・・７）
をまとめるとアライン回路３の入力バスＩｉとなり、４
個のアライン回路ブロックの部分出力パスＯ′ｌをまと
めるとアライン回路ａの出力バスＯ１となる。ｊＦＩｊ
番目（ｊ＝０．１．２．３）のアライン回路ブロック３
Ｆ−ｊの部分出力パスＩ／量は、入力バスｎのｊバイト
および（ｊ ＋４）バイトの信号線であり、第ｊ番目の
アライン回路ブロック３−ｊｆ）部分出力パスＯ′ｊは
、出力バスＯｊのｊ ノ＜イトおよびＪ＋４バイＦの信
号線である。書込制御信号発生ａＳ−Ｏないし８−３の
それぞれに対してはバス制御信号が共通に入力されると
共に、固有のブロック識別信号が入力される口書込制御
信号発生部８−０は書込データ・ブロック２−０１に対
して書込制御信号を送り、書込制御信号発生８Ｂ−３は
書込データ・ブロック２−６７に対して書込制御信号を
送るみ図示しないが、書込データ・ブロック２−２３．
２−４５のそれぞれに対しても固有の１込制御信号発生
部が設置されているＯ 第５因はアライン回路ブロックの１実施例の構成を示す
ものである０第５１ｆｆｉＫ示すように、部分入力パス
Ｉ′ｉの上位バイトは部分出力バスＯ′０ないしＯ’７
の上位１バイトおよび下位１バイトに信号線を介してそ
れぞれ接続され、同様に部分出力バスＩ′量の下位１バ
イトは部分出力バスＯ１０ないし０′７の上位１バイト
および下位１バイトに信号線な介してそれぞれ接続され
ている。ゲート信号Ｇｉは部分大力バスＩ′１から出て
いる信号線上のゲートを制御するものであるａｌ１６図
はバス制御信号Ｇ１の構成を示すものであって、■は有
効フラグ、ｇｌｏないｇ１２は部分出力バス指定フラグ
、ｇｉｎは上位・下位指定フラグをそれぞれ示している
。例えば各アライン回路ブロックの部分入力バスＩ’０
の上位バイトを部分出力バスＯ’ｌの上位パイ）Ｋ接続
したい場合には、上位バイトが有効であることを指足し
、そしてバス制御信号ＧＯをｒｌ ００１０Ｊとする０ １１７図は第４図の畳込制御信号発生部８−０の１実施
例のブロック図である・なお、他の書込制御信号発生部
も同一構成を有している。［７図において、９−０と９
−７はバス制御信号レジスタ、１０−０と１Ｏ−７は一
致回路、１１−０とｌ阜−７はデコーダ、１２−０とｌ
葛−７はＡＮＩ）回路、１Ｂ−００ないし１Ｂ−０３も
ＡＮＤ回路、１３−７０ないし１３−７３もＡＮＤ回路
、１４−０ないし１４−３はＯＲ回路をそれぞれ示して
いる。
バス制御信号レジスタ９−０にはバス制御信号ＧＯがセ
ットされ、バス制御信号レジスタ９−７にはバス制御信
号Ｇ７がセットされる。なお、累７図には、パス制御信
号Ｇ１ないしＧ６に関連する部分は省略されている。一
致回路１０−０は、アライン回路ブロック識別信号と、
ビットｇ００゜ｇｏｌとを比較し、両者が一致すると、
「１」を出力する・ＡＮＤ回路１２−０は、有効フラグ
Ｖが「ｌ」、且つ一致回路１０−０が「１」を出力した
時に「１」を出力する。デコーダ１１−Ｏは、ビットｇ
０２．［０！ｍをデコードし、対応する出力をオンとす
る０４バイト命令である場合には、デコーダは、ビット
ｇ０２．ｇ０３が「００」であればデコーダ出力の纂Ｏ
１香目（最左端）の出力Ｙ ｒｌＪとし、「０１」であ
れば第１番目の出力をオンとし、「ｌＯ」であれば第２
番目の出力を「１」とし、ｒｌ ＩＪであれば第３番目
の出力を「１」とする。
ットされ、バス制御信号レジスタ９−７にはバス制御信
号Ｇ７がセットされる。なお、累７図には、パス制御信
号Ｇ１ないしＧ６に関連する部分は省略されている。一
致回路１０−０は、アライン回路ブロック識別信号と、
ビットｇ００゜ｇｏｌとを比較し、両者が一致すると、
「１」を出力する・ＡＮＤ回路１２−０は、有効フラグ
Ｖが「ｌ」、且つ一致回路１０−０が「１」を出力した
時に「１」を出力する。デコーダ１１−Ｏは、ビットｇ
０２．［０！ｍをデコードし、対応する出力をオンとす
る０４バイト命令である場合には、デコーダは、ビット
ｇ０２．ｇ０３が「００」であればデコーダ出力の纂Ｏ
１香目（最左端）の出力Ｙ ｒｌＪとし、「０１」であ
れば第１番目の出力をオンとし、「ｌＯ」であれば第２
番目の出力を「１」とし、ｒｌ ＩＪであれば第３番目
の出力を「１」とする。
８バイト命令である場合には、デコーダ１１−０はビッ
トｇ０３を無視し、ビットｇ０２が「０」である場合に
は０番目と１−ＩＩ目の出力な「１」とし、「１」であ
る場合にはｗｉｚ番目とＷｉ３番目の出力をｒｌＪとす
る０ イマ、バスＩＪ御レジスタ９−０の内容力ｒ１００１１
Ｊであり、バスレジスタ９−７の内容がｒｌｏｏｏｌＪ
であり、アライン回路ブロック識別信号の内容が「００
」であり、また４バイト命令であると仮定する◎このよ
うな条件の下では、ＡＮＤ回路１３−０３とＡＮＤ回路
ｘｉ’−７１がｒｌＪを出力し、ＯＲ回路１４−０．１
４−１．弓４−２．１４−３の出力はｒｏｌｏｌＪとな
る口ＯＲ回路１４−０と１４−１の出力は第２図におけ
るマージ回路５−０への書込制御信号となり、ＯＲ回路
１４−２と１４−３の出力はマージ回路５−０と５−１
への書込制御信号となるＯまた、この時アライン回路ブ
ロックの部分人カッ（スＩ’０およびＩ’７はそれぞれ
部分出力バスＯ℃と０′１の下位バイトに接続される０ 以上の説明から明らかなように、本発明によれば、各ア
ライン回路ブロックにおいて対応する書込データ・ブロ
ックに対する書込制御信号を発生しているので、・ブロ
ック相互間（畳込データ・ブロック間又はアライン回路
ブロック間）のインタフェースが不要となり、また、書
込データ・ブロック間と一アライン回路との間のインタ
フェースを少なくすることが小米る。従来技術において
は、各アライン・ブロックから全ての書込データ・ブロ
ックに対して書込制御信号線が張られていたので各アラ
イン回路ブロックに同一機能をもたせるために不必要な
部分があり、また、各アライン回路ブロックから出力さ
れる書込制御信号が多かった口
トｇ０３を無視し、ビットｇ０２が「０」である場合に
は０番目と１−ＩＩ目の出力な「１」とし、「１」であ
る場合にはｗｉｚ番目とＷｉ３番目の出力をｒｌＪとす
る０ イマ、バスＩＪ御レジスタ９−０の内容力ｒ１００１１
Ｊであり、バスレジスタ９−７の内容がｒｌｏｏｏｌＪ
であり、アライン回路ブロック識別信号の内容が「００
」であり、また４バイト命令であると仮定する◎このよ
うな条件の下では、ＡＮＤ回路１３−０３とＡＮＤ回路
ｘｉ’−７１がｒｌＪを出力し、ＯＲ回路１４−０．１
４−１．弓４−２．１４−３の出力はｒｏｌｏｌＪとな
る口ＯＲ回路１４−０と１４−１の出力は第２図におけ
るマージ回路５−０への書込制御信号となり、ＯＲ回路
１４−２と１４−３の出力はマージ回路５−０と５−１
への書込制御信号となるＯまた、この時アライン回路ブ
ロックの部分人カッ（スＩ’０およびＩ’７はそれぞれ
部分出力バスＯ℃と０′１の下位バイトに接続される０ 以上の説明から明らかなように、本発明によれば、各ア
ライン回路ブロックにおいて対応する書込データ・ブロ
ックに対する書込制御信号を発生しているので、・ブロ
ック相互間（畳込データ・ブロック間又はアライン回路
ブロック間）のインタフェースが不要となり、また、書
込データ・ブロック間と一アライン回路との間のインタ
フェースを少なくすることが小米る。従来技術において
は、各アライン・ブロックから全ての書込データ・ブロ
ックに対して書込制御信号線が張られていたので各アラ
イン回路ブロックに同一機能をもたせるために不必要な
部分があり、また、各アライン回路ブロックから出力さ
れる書込制御信号が多かった口
１１１１図ないし累３図は不発明が適用されるベクトル
・データ処理装置を説明するものであって、第１内は本
発明が適用される計算機システムの概要を示す面、第２
図は書込テーク・ブロックの要部を示す図、第３図はア
ライン回路を概念的に説明する図、纂４図は本発明にお
けるアライン回路の１実施例を示す図、累５図は第４図
のアライン回路な構成するアライン回路ブロックのｌ実
施例の構成を示す図、第６図はバス制御信号の構成を示
す図、＃Ｉ７図は第４図の書込制御信号発生鵠のｉｓｊ
！施例のブロック図である０ １−０ないし１−７・・・主記憶ユニット、２− ＯＪ
ないし２−６７・・・書込テーク・ブロック、３・・・
アライン回路、４・・・ベクトル・レジスタ、ＶＵ・・
・ベクトル・データ処理装置、Ｂ・・・主記憶ユニット
と書込データ・ブロックとの間のパ゛ス、００なＶＩＬ
Ｏ７・・・アライン回路の出刃バス、工０ないしエフ・
・・アライン回路の入力バス、Ｓ・・・書込制御信号、
５−０と５−１・・・マージ回路、６−〇と６−１・・
・１００回路（誤り検出回路）、７−０と７−１・・・
データ修正回路、３′−〇と３′−３・・・アライン回
路ブロック、０′０ないし０′７・・・アライン回路の
部分出力バス、ＩｌｏないしＩ’７・・・アライン回路
の部分人力バス、８−０と８−３・・・書込制御信号発
生部、９−０と９−７・・・バス制御信号レジスタ、１
０−０と１０−７・・・一致回路、１１−０と１１−７
・・・デコーダ、１２−０と１２−７・・・ＡＮＤ回路
、１３−００ないし１３−０３・・ＡＮＤ回路、１Ｂ−
７０ないし１３−７３・・・ＡＮＤ回路、１４−０ない
し１４−３ ・ＯＲ回路０特許出願人 富士通株式会
社 代理人弁理士 京 谷 四 部
・データ処理装置を説明するものであって、第１内は本
発明が適用される計算機システムの概要を示す面、第２
図は書込テーク・ブロックの要部を示す図、第３図はア
ライン回路を概念的に説明する図、纂４図は本発明にお
けるアライン回路の１実施例を示す図、累５図は第４図
のアライン回路な構成するアライン回路ブロックのｌ実
施例の構成を示す図、第６図はバス制御信号の構成を示
す図、＃Ｉ７図は第４図の書込制御信号発生鵠のｉｓｊ
！施例のブロック図である０ １−０ないし１−７・・・主記憶ユニット、２− ＯＪ
ないし２−６７・・・書込テーク・ブロック、３・・・
アライン回路、４・・・ベクトル・レジスタ、ＶＵ・・
・ベクトル・データ処理装置、Ｂ・・・主記憶ユニット
と書込データ・ブロックとの間のパ゛ス、００なＶＩＬ
Ｏ７・・・アライン回路の出刃バス、工０ないしエフ・
・・アライン回路の入力バス、Ｓ・・・書込制御信号、
５−０と５−１・・・マージ回路、６−〇と６−１・・
・１００回路（誤り検出回路）、７−０と７−１・・・
データ修正回路、３′−〇と３′−３・・・アライン回
路ブロック、０′０ないし０′７・・・アライン回路の
部分出力バス、ＩｌｏないしＩ’７・・・アライン回路
の部分人力バス、８−０と８−３・・・書込制御信号発
生部、９−０と９−７・・・バス制御信号レジスタ、１
０−０と１０−７・・・一致回路、１１−０と１１−７
・・・デコーダ、１２−０と１２−７・・・ＡＮＤ回路
、１３−００ないし１３−０３・・ＡＮＤ回路、１Ｂ−
７０ないし１３−７３・・・ＡＮＤ回路、１４−０ない
し１４−３ ・ＯＲ回路０特許出願人 富士通株式会
社 代理人弁理士 京 谷 四 部
Claims (1)
- ｍｘｎ個の主記憶ユニット、それぞれが割当てられたｎ
個の主記憶ユニットにバスで接続され且つ書込制御信号
に基づいて対応するｎ個の主記憶ユニットに対するデー
タ書込みを制御するｍ個の書込データ・ブロック、ｍＸ
ｎ個のベクトル・エレメントの並べ換えを行うアライン
回路、該アライン回路から出力されるｍｘｎ個のベクト
ル・エレメントをｎ個ずつ上記ｍ個の書込データ・ブロ
ックに転送するｍＸｎ個の出力バス、ベクトル・データ
を格納するベクトル・レジスタ、および該ベクトル・レ
ジスタから読出されたｍ ｘ ｎ個のベクトル・エレメ
ントを上記アライン回路を人力するｍ ｘ ｎ個の入力
バスを有するベクトル・データ処理装置において、上記
アライン回路を構成するｍ個のアライン回路ブロック、
上記ｍ個のア５４ン回路ブロックに対して共通にバス制
御信号を供給するバス制御信号供給手段、上記ｍ個のア
ライン回路ブロックのそれぞれに対して固有のブロック
識別信号を供給するｍ個のブロック識別信号供給手段、
上記ｍ個のアライン回路ブロック内のそれぞれに設けら
れ且つ上記ブロック締別信号とバス制御信号に基づいて
書込制御信号を作成する書込制御信号発生部、および上
記ｍ個の書込制御信号発生部のそれぞれを上記ｍ個の書
込データ・ブロックのそれぞれと対応付は各書込制御信
号発生部の出力する書込制御信号を対応する書込データ
・ブロックに送る制御信号線を備えることを特徴とする
ベクトル・データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10013381A JPS582974A (ja) | 1981-06-27 | 1981-06-27 | ベクトル・デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10013381A JPS582974A (ja) | 1981-06-27 | 1981-06-27 | ベクトル・デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS582974A true JPS582974A (ja) | 1983-01-08 |
| JPS6138512B2 JPS6138512B2 (ja) | 1986-08-29 |
Family
ID=14265809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10013381A Granted JPS582974A (ja) | 1981-06-27 | 1981-06-27 | ベクトル・デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS582974A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04148819A (ja) * | 1990-10-12 | 1992-05-21 | Sumitomo Metal Ind Ltd | ロールプロフィール測定方法およびその装置 |
-
1981
- 1981-06-27 JP JP10013381A patent/JPS582974A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6138512B2 (ja) | 1986-08-29 |
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