JPS5829894B2 - カウンタの誤り検定方法 - Google Patents

Description

【発明の詳細な説明】 この発明は２個のカウンタで被カウントパルスをカウン
トし、その出力をビットコンパレータで比較してカウン
タの誤りを検出する方法に関するものである。

一般に、カウンタは第１図に示すように１個のカウンタ
、例えば４ビットバイナリ−カウンタ１人を用い、その
入力端子Ｔにカウント入力を加えて出力端子ＱＡ 、
ＱＢ、Ｑｃ 、Ｑｏ より出力を取出臥リセット端
子ＲＤ にクリヤパルスを加える１重系の構成とするか
、あるいは第２図に示すように２個のカウンタＩＡ、Ｉ
Ｂを用い、その出力をビットコンパレータ２の入力端子
Ａｏ〜Ａｓ 。

Ｂｏ−Ｂ３に加えて比較し、その両人力が一致すルトキ
はビットコンパレータ２の出力Ａ＝Ｂが高（”Ｈ”）レ
ベルとなることをもって２個のカウンタＩＡ、１Ｂが正
常であると判定する２重系の構成とする。

しかしながら、１重系の場合には故障検知が不可能であ
り、寸た２重系の場合でも一致を判定する部分が故障し
てビットコンパレータ２の出力Ａ＝Ｂが常に゛Ｈ″レベ
ルとなると、カウンタ１Ａ、１Ｂが誤動作してもあたか
も正常の如く判定されるようになり、フェールアウトと
なる釦それがある。

この発明は上記の欠点を除去し、カウンタの誤りをフェ
ールセーフに検出することができるカウンタの誤り検定
方法を提供することを目的とする。

以下この発明の実施の態様を図面に基づいて詳細に説明
する。

第３図にむいて、１人及び１Ｂはカウンタ、例えば４ビ
ットバイナリ−カウンタ、２は両カウンタＩＡ、ＩＢの
出力を比較するビットコンパレータであり、前記カウン
タ１Ａにはカウント入力を直接加え、カウンタ１Ｂには
インバータ４を介して加えるようにして釦り、カウンタ
１Ａはカウント入力の立上りで動作し、またカウンタ１
Ｂはカウント入力の立下りで動作することになる。

５は前記ビットコンパレータ２の出力を増幅する交流増
幅器、６はこの交流増幅器５の交流増幅出力を整流する
整流回路、７は平滑コンデンサ、８は故障検知リレーで
あり、この故障検知リレー８は前記ビットコンパレータ
２の出力Ａ＝Ｂが一定時間以上ｔｔ Ｌ ｐｐレベルと
なると消勢して故障がある旨の信号を発生する。

４か、前記カウンタ１Ａの端子ＥＰにＹットコンハレー
タ２のＡ＝Ｂ出力を加え、カラ／り１Ｂの端子ＥＰ に
ビットコンパレータ２のＡ＞Ｂ出力を加えて伺等かの故
障で（カウンタ１Ｂの出力Ｂ）〉（カウンタ１Ａの出力
Ａ）となったときにカウンタの動作をロックするように
している。

次に第４図をも参照しなからカウンタの誤り検出動作を
説明する。

１ず、両カウンタＩＡ、ＩＢにクリヤパルスを加えると
、両カウンタＩＡ。

１Ｂがリセットされる。

この状態でカウント入力が加ワってレベルが”Ｌ″レベ
ルうｔｔ Ｈｎレベルに変化すると、カウンタ１Ａが動
作し、その出力はＱＡ＝（ｔ Ｈｌｆｉ、ＱＢ＝゛Ｌ″
、％−１１Ｌ″′ＱＤ−ｔｔ Ｌ １１となる。

このとき、カウンタ１Ｂの出力はＱＡ ＝＝ 、、 Ｌ
ｐｐ、ＱＢ＝二Ｌｊｊ、（ｔｔ Ｌ ｙｐ、ＱＤ＝″Ｌ
″であり、これらの出力は夫夫ビットコンパレータ２の
Ａ。

〜Ａ３ムよびＢ。〜Ｂ３ の入力端子に加えられ、ビッ
トコンパレータ２は各ビット毎の比較および比較結果を
論理演算する回路を有して釦り、したがってビットコン
パレータ２ではＡ入力〉Ｂ入力と判定されてＡ＝Ｂ出力
はＬ″となる。

カウント入力がｔｔ Ｈｎレベルから゛Ｌ″Ｌ″ルに反
転すると、カウンタ１Ｂの端子Ｔにはその前段のインバ
ータ４で反転されたカウント入力が加わってそのレベル
はａｔ Ｉ、 ｐｐからＨ″に変化し、カウンタ１Ｂが
動作して出力はｏ、 ：＝＝＝ ｔｔ ＨＩＩ、ＱＢ
”” Ｌ ％％ ＝ｃｔ Ｌ １１、ＱＤ＝”Ｌ″
となる。

この出力状態はカウンタ１Ａの出力と同じであり、ビッ
トコンパレータ２のＡ＝Ｂ出カバ”ｎ″′となる。

再びカウント入力がＬ″から′Ｈ″に変化すると、カウ
ンタ１Ａの出力が増加してカウンタ１Ｂの出力と異なる
ようになり、ビットコンパレータ２の出力Ａ＝Ｂはｔｔ
Ｌｎとなる。

この後カウント入力のＨ″からＬ′″の変化に伴ってカ
ウンタ１Ｂの出力が増加して両カウンタＩＡ、ＩＢの出
力が一致し、ビットコンパレータ２のＡ＝Ｂ出力は′Ｈ
″となる。

以後同様にカウント入力の立上り、立下りに同期してカ
ウンタＩＡ、ＩＢが正常な間はビットコンパレータ２の
出力Ａ＝ＢがＨ″とｔｔ Ｌｎを交互に繰返す。

この′Ｈ″とＬ″の交番信号が交流増幅器５で増幅され
、整流回路６平滑コンデンサ７で整流、平滑され、これ
によって故障検知リレー８が駅動される。

すなわち、正常動作と判定される。

ところが、カウンタＩＡ、ＩＢのどちらかが故障すると
、ビットコンパレータ２の入力がＡ＞ＢまたはＡ＜Ｂと
なり、その出力Ａ＝Ｂは′Ｌ″となって交流増幅器５が
動作せず故障検知リレー８が消勢され、「故障あり」の
信号が発生する。

この動作は両カウンタＩＡ、ＩＢが共に故障したとキ、
アルいはビットコンパレータ２が故障したときにも同様
に行われ、例えばビットコンパレータ２のＡ＝Ｂ出力が
Ｈ″となった捷１のときにはやはり交流増幅器５が動作
しないことにより故障検知リレー８が消勢され、これに
よって故障が検知される。

カウンタ１Ａのら 入力にビットコンパレータ２のＡ＝
Ｂ出力を、カウンタ１Ｂのち入力にビットコンパレータ
２のＡ＞Ｂ出力をつなぐことにより、何等かの原因で（
カウンタ１Ｂの出力Ｂ）〉（カウンタ１Ａの出力Ａ）と
なった場合、カウンタ１Ａ、カウンタ１Ｂの動作を停止
させることができる。

即ち、カウンタＩＡ、ＩＢは論理回路を構成してむり、
ビットコンパレータ２の入力がＡ＜Ｈの場合、ビットコ
ンパレータ２のＡ＝Ｂ出力釦よびＡ＞Ｂ出力はいずれも
Ｌ″となったま１であり、これをＥＰ端子に人力された
カウンタＩＡ、ＩＢはカウント動作を停止する。

尚、正常な場合にはＡ＝Ｂ出力釦よびＡ＞Ｂ出力は（ｔ
Ｈ″とｔｔ Ｌｐｐを繰返すのでカウント入力とのタ
イミングによりカウント動作を行っている。

なか、上記説明では４ビットバイナリ−カウンタについ
て説明したが、８ビツト、１６ビツトなど４ビツト以上
のカウンタについても同様に実施可能であり、例えば８
ビツトのカウンタの場合は第５図に示すようにカウンタ
ＩＡ、ＩＢにそれぞれカウンタ１１Ａ。

１１Ｂを接続し、またビットコンパレータ２にビットコ
ンパレータ１２を接続して各々所要の結線を施せばよく
、その動作は前述と同様であるので、説明は省略する。

捷た、バイナリ−カウンタに限るものではなく、任意の
ｎ進カウンタについて同様に実施できる。

以上のようにこの発明によれば、カウンタの誤動作をフ
ェールセーフに検出することができ、信頼性の向上が図
れる。

特に、安全性に厳密さが要求される列車保安装置の距離
カウンタ、その他の装置ノフエールセーフタイマなどに
利用すると顕著な効果がある。

【図面の簡単な説明】

第１図及び第２図はそれぞれ従来例を示す回路図、第３
図はこの発明方法の実施の態様を示す回路図、第４図は
そのタイムチャート、第５図は他の実施の態様を示す回
路図である。 ＩＡ、ＩＢ・・・カウンタ、２・・・ビットコンパレー
タ、４・・・インバータ、５・・・交流増幅器、６・・
・整流回路、７・・・平滑コンデンサ、８・・・故障検
知リレー。 なお、図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. １ 被カウントパルスを入力とする２個のカウンタと、
   ２個のカウンタの出力を比較するビットコンパレータと
   、ビットコンパレーターの出力を加工られる交流増幅器
   とを具備し、交流増幅器の出力に基いてカウントの正否
   を判定する回路にむいて、前記カウンタの一方を被カウ
   ントパルスの立上りで、また他方を被カウントパルスの
   立下りでそれぞれ動作させ、不正常なカウント動作時に
   はビットコンパレータの出力が高レベルト低しベルヲ交
   互に繰返さないために交流増幅器が動作しないことを捉
   えてカウンタの誤りをフェールセーフに検出することを
   特徴とするカウンタの誤り検定方法。