JPH0435964B2 - - Google Patents
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- JPH0435964B2 JPH0435964B2 JP57023337A JP2333782A JPH0435964B2 JP H0435964 B2 JPH0435964 B2 JP H0435964B2 JP 57023337 A JP57023337 A JP 57023337A JP 2333782 A JP2333782 A JP 2333782A JP H0435964 B2 JPH0435964 B2 JP H0435964B2
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- train
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-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B60—VEHICLES IN GENERAL
- B60L—PROPULSION OF ELECTRICALLY-PROPELLED VEHICLES; SUPPLYING ELECTRIC POWER FOR AUXILIARY EQUIPMENT OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRODYNAMIC BRAKE SYSTEMS FOR VEHICLES IN GENERAL; MAGNETIC SUSPENSION OR LEVITATION FOR VEHICLES; MONITORING OPERATING VARIABLES OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRIC SAFETY DEVICES FOR ELECTRICALLY-PROPELLED VEHICLES
- B60L15/00—Methods, circuits, or devices for controlling the traction-motor speed of electrically-propelled vehicles
- B60L15/40—Adaptation of control equipment on vehicle for remote actuation from a stationary place
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B60—VEHICLES IN GENERAL
- B60L—PROPULSION OF ELECTRICALLY-PROPELLED VEHICLES; SUPPLYING ELECTRIC POWER FOR AUXILIARY EQUIPMENT OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRODYNAMIC BRAKE SYSTEMS FOR VEHICLES IN GENERAL; MAGNETIC SUSPENSION OR LEVITATION FOR VEHICLES; MONITORING OPERATING VARIABLES OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRIC SAFETY DEVICES FOR ELECTRICALLY-PROPELLED VEHICLES
- B60L2200/00—Type of vehicles
- B60L2200/26—Rail vehicles
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Transportation (AREA)
- Mechanical Engineering (AREA)
- Electric Propulsion And Braking For Vehicles (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、車両の列車速度を検出する速度カウ
ンタ、ATC信号および車輪径により決定される
制御速度を記憶する制御速度メモリ、速度カウン
タの値と制限速度メモリの値とを比較する比較
器、これらを制御する基準クロツクパルスを発生
する回路、比較結果の読出回路および出力回路か
らなり、演算の数に応じて時分割のタイミング数
を増減し、ひとつの時分割のタイミングにおける
処理内容を共通化することにより、回路の標準化
を図り得るようにした自動列車制御装置に関する
ものである。
ンタ、ATC信号および車輪径により決定される
制御速度を記憶する制御速度メモリ、速度カウン
タの値と制限速度メモリの値とを比較する比較
器、これらを制御する基準クロツクパルスを発生
する回路、比較結果の読出回路および出力回路か
らなり、演算の数に応じて時分割のタイミング数
を増減し、ひとつの時分割のタイミングにおける
処理内容を共通化することにより、回路の標準化
を図り得るようにした自動列車制御装置に関する
ものである。
［発明の技術的背景］
第１図は、従来技術による自動列車制御装置の
構成を示したものである。図において、１は列車
の速度を検出する速度発電機、２は車両の制限速
度信号を受信する受信器、３は車輪径を設定する
設定器、４は速度発電機１より入力される速度パ
ルスを車輪径設定器３の値に応じてパルスの間引
きを行う車輪径補正回路、５は本装置の演算を実
行するための基準クロツクパルスを発生する回
路、６はこの基準クロツクパルス発生回路５の発
生するパルス周波数を分周し、5K相当のパルス
を発生する5K検知パターン発生回路、７は受信
器２により受信される車両の制限速度に対応した
周波数の制御速度パルスを発生する制御速度パル
ス発生回路、８は車輪径補正回路４の速度パルス
出力fVと制限速度パルス発生回路７の制限速度パ
ルスfPとを比較する制限速度比較回路、９は5K
検知パターン発生回路６のパルス出力ｆ５と上記
速度パルス出力fVとを比較する5K比較回路、１
０，１１は増幅回路、BRはブレーキ出力リレ
ー、5Rは5K検知リレーをそれぞれ示すものであ
る。
構成を示したものである。図において、１は列車
の速度を検出する速度発電機、２は車両の制限速
度信号を受信する受信器、３は車輪径を設定する
設定器、４は速度発電機１より入力される速度パ
ルスを車輪径設定器３の値に応じてパルスの間引
きを行う車輪径補正回路、５は本装置の演算を実
行するための基準クロツクパルスを発生する回
路、６はこの基準クロツクパルス発生回路５の発
生するパルス周波数を分周し、5K相当のパルス
を発生する5K検知パターン発生回路、７は受信
器２により受信される車両の制限速度に対応した
周波数の制御速度パルスを発生する制御速度パル
ス発生回路、８は車輪径補正回路４の速度パルス
出力fVと制限速度パルス発生回路７の制限速度パ
ルスfPとを比較する制限速度比較回路、９は5K
検知パターン発生回路６のパルス出力ｆ５と上記
速度パルス出力fVとを比較する5K比較回路、１
０，１１は増幅回路、BRはブレーキ出力リレ
ー、5Rは5K検知リレーをそれぞれ示すものであ
る。
［背景技術の問題点］
しかしながら、このような回路構成において
は、制限速度比較、5K比較と２種類の演算を行
うために、各々制限速度パルス発生回路７、制限
速度比較回路８、5K検知パターン発生回路６、
5K比較回路９がそれぞれ独立した回路として必
要であり、例えば制限速度の種類が多くなり演算
数が増加すると、その分だけ独立した回路が多く
必要となり、ひとつの回路当りの信頼性（故障
率）が同じ場合には故障の確率が高くなり、信頼
度が低下する。
は、制限速度比較、5K比較と２種類の演算を行
うために、各々制限速度パルス発生回路７、制限
速度比較回路８、5K検知パターン発生回路６、
5K比較回路９がそれぞれ独立した回路として必
要であり、例えば制限速度の種類が多くなり演算
数が増加すると、その分だけ独立した回路が多く
必要となり、ひとつの回路当りの信頼性（故障
率）が同じ場合には故障の確率が高くなり、信頼
度が低下する。
また、この様な直列のパルス比較を行う直列演
算方式では、故障時に必ずブレーキ出力リレー
BRがOFFとなるように、フエイルセーフ的な回
路構成とすることができないという問題がある。
例えば、第１図において、ブレーキ出力リレー
BRがOFFしたときにブレーキ出力と仮定する
と、制限速度比較回路８からの出力はONまたは
OFFの固定出力となるので、この出力でブレー
キ出力リレーBRがONとなる故障となると、そ
れ以降ブレーキ出力リレーBRをOFFできなくな
り、フエールセーフとならない。
算方式では、故障時に必ずブレーキ出力リレー
BRがOFFとなるように、フエイルセーフ的な回
路構成とすることができないという問題がある。
例えば、第１図において、ブレーキ出力リレー
BRがOFFしたときにブレーキ出力と仮定する
と、制限速度比較回路８からの出力はONまたは
OFFの固定出力となるので、この出力でブレー
キ出力リレーBRがONとなる故障となると、そ
れ以降ブレーキ出力リレーBRをOFFできなくな
り、フエールセーフとならない。
［発明の目的］
本発明は、上記のような事情に鑑みて成された
もので、その目的は演算数の増加に応じて時分割
のタイミング数を増減し、ひとつの時分割のタイ
ミングにおける処理内容を共通化することによ
り、回路の標準化を図り、部品数の増加を極力抑
えるとともに、フエイルセーフ的な回路を構成す
ることができる自動列車制御装置を提供すること
にある。
もので、その目的は演算数の増加に応じて時分割
のタイミング数を増減し、ひとつの時分割のタイ
ミングにおける処理内容を共通化することによ
り、回路の標準化を図り、部品数の増加を極力抑
えるとともに、フエイルセーフ的な回路を構成す
ることができる自動列車制御装置を提供すること
にある。
［発明の概要］
上記目的を達成するために本発明では、速度発
電機により列車の速度を検出して、列車の速度が
所定の速度以下では所定速度に応じ列車速度信号
を出力し、所定の速度を越えると列車速度に比例
した列車速度信号を出力する列車速度検出手段
と、少なくとも第１の基準クロツク信号と第２の
基準クロツク信号を含む複数の基準クロツク信号
を所定の順序で周期的な演算サイクル毎に繰り返
し発生する基準クロツク信号発生手段と、前記第
１の基準クロツク信号に応じてATC信号をパリ
テイ付きの信号に変換して記憶するとともに、前
記第２の基準クロツク信号に応じて前記所定の列
車速度信号以下の速度信号をパリテイ付きの信号
に変換して記憶する信号記憶手段と、車輪径設定
信号をパリテイ付きの信号に変換し記憶する車輪
径記憶手段と、前記信号記憶手段および車輪系記
憶手段の各出力に応じて制限速度信号を出力する
制限速度記憶手段と、前記演算サイクル毎に、前
記信号記憶手段および車輪径記憶手段の各出力の
パリテイチエツクを行い、前記各出力の正常時に
交番信号を出力する第１のパリテイチエツク手段
と、前記演算サイクル毎に前記制限速度記憶手段
の出力のパリテイチエツクを行ない、前記出力の
正常時に交番信号を出力する第２のパリテイチエ
ツク手段と、前記基準信号発生手段から出力され
る第１の基準クロツク信号に応じて前記列車速度
検出手段の列車速度信号と前記制限速度記憶手段
の制限速度信号とを比較し、列車速度信号が制限
速度信号以下のときに交番信号を出力する比較手
段と、前記基準信号発生手段から出力される第２
の基準クロツク信号に応じて前記列車速度検出手
段の列車速度信号と前記制限速度記憶手段の制限
速度信号とを比較し、列車速度信号が制限速度信
号以上のときに交番信号を出力する断線検知手段
と、前記第１のパリテイチエツク手段または第２
のパリテイチエツク手段、前記比較手段、前記断
線検知手段の各出力のうちいづれかが交番出力で
ないときにブレーキリレーをオフさせてブレーキ
をかけるブレーキ制御手段とを備えて自動列車制
御装置を構成したものである。
電機により列車の速度を検出して、列車の速度が
所定の速度以下では所定速度に応じ列車速度信号
を出力し、所定の速度を越えると列車速度に比例
した列車速度信号を出力する列車速度検出手段
と、少なくとも第１の基準クロツク信号と第２の
基準クロツク信号を含む複数の基準クロツク信号
を所定の順序で周期的な演算サイクル毎に繰り返
し発生する基準クロツク信号発生手段と、前記第
１の基準クロツク信号に応じてATC信号をパリ
テイ付きの信号に変換して記憶するとともに、前
記第２の基準クロツク信号に応じて前記所定の列
車速度信号以下の速度信号をパリテイ付きの信号
に変換して記憶する信号記憶手段と、車輪径設定
信号をパリテイ付きの信号に変換し記憶する車輪
径記憶手段と、前記信号記憶手段および車輪系記
憶手段の各出力に応じて制限速度信号を出力する
制限速度記憶手段と、前記演算サイクル毎に、前
記信号記憶手段および車輪径記憶手段の各出力の
パリテイチエツクを行い、前記各出力の正常時に
交番信号を出力する第１のパリテイチエツク手段
と、前記演算サイクル毎に前記制限速度記憶手段
の出力のパリテイチエツクを行ない、前記出力の
正常時に交番信号を出力する第２のパリテイチエ
ツク手段と、前記基準信号発生手段から出力され
る第１の基準クロツク信号に応じて前記列車速度
検出手段の列車速度信号と前記制限速度記憶手段
の制限速度信号とを比較し、列車速度信号が制限
速度信号以下のときに交番信号を出力する比較手
段と、前記基準信号発生手段から出力される第２
の基準クロツク信号に応じて前記列車速度検出手
段の列車速度信号と前記制限速度記憶手段の制限
速度信号とを比較し、列車速度信号が制限速度信
号以上のときに交番信号を出力する断線検知手段
と、前記第１のパリテイチエツク手段または第２
のパリテイチエツク手段、前記比較手段、前記断
線検知手段の各出力のうちいづれかが交番出力で
ないときにブレーキリレーをオフさせてブレーキ
をかけるブレーキ制御手段とを備えて自動列車制
御装置を構成したものである。
［発明の実施例］
以下、本発明を図面に示す一実施例について説
明する。第２図は、本発明による自動列車制御装
置の構成例を示すものである。図において、２１
は速度発電機、２２は受信器、２３は車輪径制定
器、２４は自己発振形の速度入力回路である。自
己発振形の速度入力回路２４は、速度発電機２１
の巻線を利用して列車の停止時にも所定の周波数
のパルスを出力するとともに、列車が発車して約
３Km／Ｈ以上の速度になると速度発電機の速度に
比例した周波数のパルスを出力するものである。
２５は速度入力回路２４の出力パルスfVと基準ク
ロツクパルス発生回路３３の出力パルスfCとを切
換える選択回路、２６は入力パルスを一定時間計
数することにより、その計数値を速度値とする速
度カウンタ、２７は受信器２２の10進出力を２進
の奇数パリテイ付きのデータに変換して記憶する
信号設定メモリ、２８は車輪径設定器２３の10進
出力を２進の奇数パリテイ付きのデータに変換し
て記憶する車輪径設定メモリ、３１は信号設定メ
モリ２７、車輪径設定メモリ２８の（奇＋奇）の
出力を合せて偶数パリテイの検出を行なうパリテ
イチエツカーである。３０は信号設定メモリ２
７、車輪径設定メモリ２８からの出力により決ま
る制限速度を記憶するメモリ、２９は速度カウン
タ２６と制限速度メモリ３０の出力データとを比
較する２進データ並列比較器、３２は制限速度メ
モリ３０の出力データの偶数パリテイチエツカー
である。３４は制限速度メモリ３０の出力DPを
3K以下としたときの並列比較器２９からの出力
により速度発電機２１の断線を検知する断線検知
読出回路、３５は制限速度メモリ３０の出力DP
を、受信器２２、車輪径設定器２３の出力により
決まる制限速度としたときの並列比較器２９から
の出力により列車速度がATC信号の制限速度以
下かどうかを検出する制限速度読出回路、３６は
制限速度メモリ３０の出力DPを5Kとしたときの
並列比較器２９からの出力により速度カウンタ２
６の出力DVが5K以下かどうかを検出する5K検知
読出回路、３７は断線検知読出回路３４、制限速
度読出回路３５、パリテイチエツカー３１，３２
の出力がすべて交流のとき交流出力となる交流ア
ンド回路、３８，３９は増幅回路、３３は上記の
演算を行うための基準クロツクパルス発生回路で
ある。
明する。第２図は、本発明による自動列車制御装
置の構成例を示すものである。図において、２１
は速度発電機、２２は受信器、２３は車輪径制定
器、２４は自己発振形の速度入力回路である。自
己発振形の速度入力回路２４は、速度発電機２１
の巻線を利用して列車の停止時にも所定の周波数
のパルスを出力するとともに、列車が発車して約
３Km／Ｈ以上の速度になると速度発電機の速度に
比例した周波数のパルスを出力するものである。
２５は速度入力回路２４の出力パルスfVと基準ク
ロツクパルス発生回路３３の出力パルスfCとを切
換える選択回路、２６は入力パルスを一定時間計
数することにより、その計数値を速度値とする速
度カウンタ、２７は受信器２２の10進出力を２進
の奇数パリテイ付きのデータに変換して記憶する
信号設定メモリ、２８は車輪径設定器２３の10進
出力を２進の奇数パリテイ付きのデータに変換し
て記憶する車輪径設定メモリ、３１は信号設定メ
モリ２７、車輪径設定メモリ２８の（奇＋奇）の
出力を合せて偶数パリテイの検出を行なうパリテ
イチエツカーである。３０は信号設定メモリ２
７、車輪径設定メモリ２８からの出力により決ま
る制限速度を記憶するメモリ、２９は速度カウン
タ２６と制限速度メモリ３０の出力データとを比
較する２進データ並列比較器、３２は制限速度メ
モリ３０の出力データの偶数パリテイチエツカー
である。３４は制限速度メモリ３０の出力DPを
3K以下としたときの並列比較器２９からの出力
により速度発電機２１の断線を検知する断線検知
読出回路、３５は制限速度メモリ３０の出力DP
を、受信器２２、車輪径設定器２３の出力により
決まる制限速度としたときの並列比較器２９から
の出力により列車速度がATC信号の制限速度以
下かどうかを検出する制限速度読出回路、３６は
制限速度メモリ３０の出力DPを5Kとしたときの
並列比較器２９からの出力により速度カウンタ２
６の出力DVが5K以下かどうかを検出する5K検知
読出回路、３７は断線検知読出回路３４、制限速
度読出回路３５、パリテイチエツカー３１，３２
の出力がすべて交流のとき交流出力となる交流ア
ンド回路、３８，３９は増幅回路、３３は上記の
演算を行うための基準クロツクパルス発生回路で
ある。
次に、この様に構成した作用について説明す
る。第３図は本発明の作用の１例を示す動作タイ
ミングチヤート図を示すものである。ここでは一
演算サイクルを、CPS＝“１”（イ−ヘ間）のとき
を照査サイクル、CPS＝“０”（ヘ−ル間）のとき
を診断サイクルのように２つに分割して行なう。
照査サイクルにおいては、自動列車制御装置の本
来の機能である速度照査を次の要領で行なう。
る。第３図は本発明の作用の１例を示す動作タイ
ミングチヤート図を示すものである。ここでは一
演算サイクルを、CPS＝“１”（イ−ヘ間）のとき
を照査サイクル、CPS＝“０”（ヘ−ル間）のとき
を診断サイクルのように２つに分割して行なう。
照査サイクルにおいては、自動列車制御装置の本
来の機能である速度照査を次の要領で行なう。
まず、速度発電機２１よりの列車速度パルスは
発振形速度入力回路２４にて矩形波に波形整形さ
れて速度パルスfVとなる。ここで、CPS＝“１”、
SMP＝“１”の２条件が成立する時間だけ選択回
路２５の出力として、fVが速度カウンタ２６に入
力される。この場合には、速度カウンタ２６はリ
セツトクロツクパルスRCPによりSMP＝“１”と
なる前に毎回カウント値をリセツトしてから係数
を開始する。これにより、ロ〜ホ間は速度カウン
タ２６の値はSMP＝“１”の一定時間内に入力さ
れる速度パルス値が計数されるので、この値は列
車速度に比例した値となり、これを１ビツト当り
１Km／ＨとなるようにSMP＝“１”の時間を設定
すれば、速度カウンタ２６の速度値データDVは
速度値と等価となる。
発振形速度入力回路２４にて矩形波に波形整形さ
れて速度パルスfVとなる。ここで、CPS＝“１”、
SMP＝“１”の２条件が成立する時間だけ選択回
路２５の出力として、fVが速度カウンタ２６に入
力される。この場合には、速度カウンタ２６はリ
セツトクロツクパルスRCPによりSMP＝“１”と
なる前に毎回カウント値をリセツトしてから係数
を開始する。これにより、ロ〜ホ間は速度カウン
タ２６の値はSMP＝“１”の一定時間内に入力さ
れる速度パルス値が計数されるので、この値は列
車速度に比例した値となり、これを１ビツト当り
１Km／ＨとなるようにSMP＝“１”の時間を設定
すれば、速度カウンタ２６の速度値データDVは
速度値と等価となる。
一方、受信器２２からのATC信号、車輪径設
定器２３の車輪径の値に応じて、信号設定メモリ
２７、車輪径設定メモリ２８の出力データはパリ
テイビツトを含んだ奇数パリテイの２進データと
なつている。この各メモリ２７，２８のデータ誤
りは、（奇＋奇）＝偶数のパリテイチエツカー３１
によりチエツクされ、その出力はパリテイチエツ
カー３１の自己チエツクをCPSと同期をとつて、
交流出力がPAとなつて出力される。
定器２３の車輪径の値に応じて、信号設定メモリ
２７、車輪径設定メモリ２８の出力データはパリ
テイビツトを含んだ奇数パリテイの２進データと
なつている。この各メモリ２７，２８のデータ誤
りは、（奇＋奇）＝偶数のパリテイチエツカー３１
によりチエツクされ、その出力はパリテイチエツ
カー３１の自己チエツクをCPSと同期をとつて、
交流出力がPAとなつて出力される。
また、信号設定メモリ２７の出力である信号設
定速度データ（Ｖ）と車輪径設定メモリ２８の出
力である車輪径データ(D)とにより決まる制限速度
メモリ３０の出力データである制限速度データ
DP（＝kV／Ｄ、ｋ：係数）は、同様にして偶数
パリテイによりパリテイチエツカー３２によりチ
エツクされ、その出力はパリテイチエツカー３２
の自己チエツクをCPSと同期をとつて、交流出力
がPDとなつて出力される。そして、この制限速
度データDPと速度値データDVを並列比較器２９
において比較する。この時、DVはロ〜ホの間一
定の値を保つているが、DPの値は、その照査の
目的に応じたデータが各メモリ２７，２８，３０
によりBTP，DTP，VTPの各々のタイミングご
とに異なつたデータが出力される。
定速度データ（Ｖ）と車輪径設定メモリ２８の出
力である車輪径データ(D)とにより決まる制限速度
メモリ３０の出力データである制限速度データ
DP（＝kV／Ｄ、ｋ：係数）は、同様にして偶数
パリテイによりパリテイチエツカー３２によりチ
エツクされ、その出力はパリテイチエツカー３２
の自己チエツクをCPSと同期をとつて、交流出力
がPDとなつて出力される。そして、この制限速
度データDPと速度値データDVを並列比較器２９
において比較する。この時、DVはロ〜ホの間一
定の値を保つているが、DPの値は、その照査の
目的に応じたデータが各メモリ２７，２８，３０
によりBTP，DTP，VTPの各々のタイミングご
とに異なつたデータが出力される。
第３図は本発明のタイミングチヤートを示すも
ので、図において、CPSは一演算サイクルを決め
るタイミングパルス、SMPは選択回路２５から
速度カウンタ２６にパルス入力するゲート用のタ
イミングパルス、BTPは制限速度読出回路３５
用タイミングパルス、DTPは断線検知読出回路
３４用タイミングパルス、VTPは5K読出回路３
６用タイミングパルス、RTPは次の処理のため
の回路のリセツトタイミングパルスである。
ので、図において、CPSは一演算サイクルを決め
るタイミングパルス、SMPは選択回路２５から
速度カウンタ２６にパルス入力するゲート用のタ
イミングパルス、BTPは制限速度読出回路３５
用タイミングパルス、DTPは断線検知読出回路
３４用タイミングパルス、VTPは5K読出回路３
６用タイミングパルス、RTPは次の処理のため
の回路のリセツトタイミングパルスである。
また、これらのDVとDPとの比較結果の読出し
は、制限速度読出回路３５がBCP、断線検知読
出回路３４がDCP、5K読出回路３６がVCPとい
う具合に、それぞれBTP、DTP、VTPに同期し
た処理用のクロツクパルスにより行なわれる。
は、制限速度読出回路３５がBCP、断線検知読
出回路３４がDCP、5K読出回路３６がVCPとい
う具合に、それぞれBTP、DTP、VTPに同期し
た処理用のクロツクパルスにより行なわれる。
例えば、制限速度比較では、基準クロツクパル
ス発生回路３３の出力がBTPで、このタイミン
グのときに信号設定メモリ２７、車輪設定メモリ
２８の出力により制限速度メモリ３０の出力が受
信器２２の検知した制限速度となる。この値と速
度カウンタ２６の列車速度データとを並列比較器
２９にて比較し、この出力を制限速度読出回路３
５により読み出すことにより制限速度比較を行つ
ている。従つて、制限速度以下で走行していると
きには、DV＜DPとなる。
ス発生回路３３の出力がBTPで、このタイミン
グのときに信号設定メモリ２７、車輪設定メモリ
２８の出力により制限速度メモリ３０の出力が受
信器２２の検知した制限速度となる。この値と速
度カウンタ２６の列車速度データとを並列比較器
２９にて比較し、この出力を制限速度読出回路３
５により読み出すことにより制限速度比較を行つ
ている。従つて、制限速度以下で走行していると
きには、DV＜DPとなる。
また、断線検知では、基準クロツクパルス発生
回路３３の出力がDTPで、このタイミングのと
きに信号設定メモリ２７、車輪制定メモリ２８の
出力により制限速度メモリ３０の出力は３Km以下
の制限速度となる。この値と速度カウンタ２６の
列車速度データとを並列比較器２９にて比較し、
この出力を断線検知読出回路３４により読み出す
ことにより断線検知を行つている。従つて、正常
時には速度カウンタ２６の出力DVが３Km以下に
はならないので、DV＞DPとなる。
回路３３の出力がDTPで、このタイミングのと
きに信号設定メモリ２７、車輪制定メモリ２８の
出力により制限速度メモリ３０の出力は３Km以下
の制限速度となる。この値と速度カウンタ２６の
列車速度データとを並列比較器２９にて比較し、
この出力を断線検知読出回路３４により読み出す
ことにより断線検知を行つている。従つて、正常
時には速度カウンタ２６の出力DVが３Km以下に
はならないので、DV＞DPとなる。
さらに、5K検知では、まず基準クロツクパル
ス発生回路３３の出力がVTPで、このタイミン
グのときに信号設定メモリ２７、車輪設定メモリ
２８の出力により制限速度メモリ３０の出力が
5K相当となる。この値と速度カウンタ２６の列
車速度データとを並列比較器２９にて比較し、こ
の出力を5K読出回路３６により読み出すことに
より5Kの検知を行つている。
ス発生回路３３の出力がVTPで、このタイミン
グのときに信号設定メモリ２７、車輪設定メモリ
２８の出力により制限速度メモリ３０の出力が
5K相当となる。この値と速度カウンタ２６の列
車速度データとを並列比較器２９にて比較し、こ
の出力を5K読出回路３６により読み出すことに
より5Kの検知を行つている。
この様にして、この実施例の場合にはロ〜ヘ間
に４つのタイミングで各種演算を行つているが、
その他の演算を行う場合には、このタイミングを
８，１６などの様に増加させて行けば、半無限に
部分的な回路変更により演算数の追加が可能にな
る。
に４つのタイミングで各種演算を行つているが、
その他の演算を行う場合には、このタイミングを
８，１６などの様に増加させて行けば、半無限に
部分的な回路変更により演算数の追加が可能にな
る。
他方、診断サイクルにおいては、回路のチエツ
クを行うために前述と同様の回路を用いて、速度
検出ではSMP＝１のときに選択回路２５により
fVの代わりに基準クロツクパルス発生回路３３の
出力fCを速度カウンタ２６に入力する。また、制
限速度関係では、各メモリ２７，２８の出力デー
タを、BTP，DTP，VTPのタイミングに応じ
て、DPの値が断線検知読出回路３４の読出しタ
イミングにおいてはDV＜DP、制限速度読出回路
３５の読出しタイミングにおいてはDV＞DPとな
る様に決定する。
クを行うために前述と同様の回路を用いて、速度
検出ではSMP＝１のときに選択回路２５により
fVの代わりに基準クロツクパルス発生回路３３の
出力fCを速度カウンタ２６に入力する。また、制
限速度関係では、各メモリ２７，２８の出力デー
タを、BTP，DTP，VTPのタイミングに応じ
て、DPの値が断線検知読出回路３４の読出しタ
イミングにおいてはDV＜DP、制限速度読出回路
３５の読出しタイミングにおいてはDV＞DPとな
る様に決定する。
従つて並列比較器２９の出力は、各読出回路３
４，３５により読出すといづれもCPSと同期した
交流出力となる。つまり、断線検知読出回路３４
では、CPS＝“１”の時にはDV＞DPとなる様に、
CPS＝“０”の時にはDV＜DPとなる様にしてある
ので、正常時においては、その出力が交互の交流
出力となる。また、制限速度読出回路３５は、
CPS＝“０”の時にはDV＞DPとなる様にしてある
ので、正常時においては、CPS＝“１”の時には
DV＜DPとなるので、交流出力となる。
４，３５により読出すといづれもCPSと同期した
交流出力となる。つまり、断線検知読出回路３４
では、CPS＝“１”の時にはDV＞DPとなる様に、
CPS＝“０”の時にはDV＜DPとなる様にしてある
ので、正常時においては、その出力が交互の交流
出力となる。また、制限速度読出回路３５は、
CPS＝“０”の時にはDV＞DPとなる様にしてある
ので、正常時においては、CPS＝“１”の時には
DV＜DPとなるので、交流出力となる。
ブレーキ出力に関しては、各読出回路３４，３
５および各パリテイチエツカー３１，３２の出力
が全て交流のときに交流出力となる交流アンド回
路３７により、正常時には増幅回路３９を介して
ブレーキ出力リレーBRをONさせてブレーキを
解除する。また、制限速度以上、段線検知、パリ
テイエラーPA，PDのいづれかが発生したら、ブ
レーキ出力リレーBRをOFFさせてブレーキ出力
とする。
５および各パリテイチエツカー３１，３２の出力
が全て交流のときに交流出力となる交流アンド回
路３７により、正常時には増幅回路３９を介して
ブレーキ出力リレーBRをONさせてブレーキを
解除する。また、制限速度以上、段線検知、パリ
テイエラーPA，PDのいづれかが発生したら、ブ
レーキ出力リレーBRをOFFさせてブレーキ出力
とする。
上述したように、本実施例の列車速度制御装置
においては、つぎの効果が得られるものである。
すなわち、自動列車制御装置は、その使用路線に
応じて各種速度照査機能の追加が余儀なくされる
が、本実施例ではこれらに容易に対応可能なよう
に各機能を演算ワードのタイミングに割り当てを
行い、演算の数に応じて時分割のタイミング数を
増減させることが可能になる。
においては、つぎの効果が得られるものである。
すなわち、自動列車制御装置は、その使用路線に
応じて各種速度照査機能の追加が余儀なくされる
が、本実施例ではこれらに容易に対応可能なよう
に各機能を演算ワードのタイミングに割り当てを
行い、演算の数に応じて時分割のタイミング数を
増減させることが可能になる。
さらに、制限速度以上、断線検知、パリテイチ
エツクエラーPA，PDのいづれかが発生したら
（故障時）、ブレーキ出力リレーBRが必ずOFFと
なるようにフエイルセーフ的な回路構成とするこ
とが可能となる。なお、第３図のタイミングチヤ
ート図では、CPS＝“１”の時間と“０”の時間
とが同一となつているが、使用条件に応じて、例
えば応答時間の向上等の要求のある場合にはCPS
＝“０”の時間を極端に短くすることができる。
エツクエラーPA，PDのいづれかが発生したら
（故障時）、ブレーキ出力リレーBRが必ずOFFと
なるようにフエイルセーフ的な回路構成とするこ
とが可能となる。なお、第３図のタイミングチヤ
ート図では、CPS＝“１”の時間と“０”の時間
とが同一となつているが、使用条件に応じて、例
えば応答時間の向上等の要求のある場合にはCPS
＝“０”の時間を極端に短くすることができる。
［発明の効果］
以上説明したように本発明によれば、必要とな
る演算数に応じて時分割のタイミング数を増減
し、ひとつの時分割のタイミングにおける処理内
容を共通化することにより、必要な演算に対応し
た設定メモリを用意するだけで様々な態様に対応
でき、回路の標準化が可能になると共に、複数の
出力のいづれかが異常な場合にブレーキをオフさ
せてブレーキをかけるようにしたのでフエイルセ
ーフな構成とすることができる。
る演算数に応じて時分割のタイミング数を増減
し、ひとつの時分割のタイミングにおける処理内
容を共通化することにより、必要な演算に対応し
た設定メモリを用意するだけで様々な態様に対応
でき、回路の標準化が可能になると共に、複数の
出力のいづれかが異常な場合にブレーキをオフさ
せてブレーキをかけるようにしたのでフエイルセ
ーフな構成とすることができる。
第１図は従来技術による自動列車制御装置を示
す図、第２図は本発明の一実施例を示す構成図、
第３図は本発明の動作タイミングチヤート図であ
る。 １，２１……速度発電機、２，２２……ATC
受信器、３，２３……車輪系設定器、４……車輪
系補正回路、５……基準クロツクパルス発生回
路、６……5K検知パターン発生回路、７……制
限速度パターン発生回路、８，９……周波数比較
回路、１０，１１……増幅回路、２４……発振形
速度入力回路、２５……選択回路、２６……速度
カウンタ、２７……信号設定メモリ、２８……車
輪系設定メモリ、２９……並列比較器、３０……
制限速度メモリ、３１，３２……パリテイチエツ
カー、３３……基準クロツクパルス発生回路、３
４……断線検知読出回路、３５……制限速度読出
回路、３６……5K読出回路、３７……交流アン
ド回路、３８，３９……増幅回路。
す図、第２図は本発明の一実施例を示す構成図、
第３図は本発明の動作タイミングチヤート図であ
る。 １，２１……速度発電機、２，２２……ATC
受信器、３，２３……車輪系設定器、４……車輪
系補正回路、５……基準クロツクパルス発生回
路、６……5K検知パターン発生回路、７……制
限速度パターン発生回路、８，９……周波数比較
回路、１０，１１……増幅回路、２４……発振形
速度入力回路、２５……選択回路、２６……速度
カウンタ、２７……信号設定メモリ、２８……車
輪系設定メモリ、２９……並列比較器、３０……
制限速度メモリ、３１，３２……パリテイチエツ
カー、３３……基準クロツクパルス発生回路、３
４……断線検知読出回路、３５……制限速度読出
回路、３６……5K読出回路、３７……交流アン
ド回路、３８，３９……増幅回路。
Claims (1)
- 【特許請求の範囲】 １ 速度発電機により列車の速度を検出して、列
車の速度が所定の速度以下では所定速度に応じた
列車速度信号を出力し、所定の速度を越えると列
車速度に比例した列車速度信号を出力する列車速
度検出手段と、 少なくとも第１の基準クロツク信号と第２の基
準クロツク信号を含む複数の基準クロツク信号を
所定の順序で周期的な演算サイクル毎に繰り返し
発生する基準クロツク信号発生手段と、 前記第１の基準クロツク信号に応じてATC信
号をパリテイ付きの信号に変換して記憶するとと
もに、前記第２の基準クロツク信号に応じて前記
所定の列車速度信号以下の速度信号をパリテイ付
きの信号に変換して記憶する信号記憶手段と、 車輪径設定信号をパリテイ付きの信号に変換し
記憶する車輪径記憶手段と、 前記信号記憶手段および車輪系記憶手段の各出
力に応じて制限速度信号を出力する制限速度記憶
手段と、 前記演算サイクル毎に、前記信号記憶手段およ
び車輪径記憶手段の各出力のパリテイチエツクを
行い、前記各出力の正常時に交番信号を出力する
第１のパリテイチエツク手段と、 前記演算サイクル毎に前記制限速度記憶手段の
出力のパリテイチエツクを行ない、前記出力の正
常時に交番信号を出力する第２のパリテイチエツ
ク手段と、 前記基準信号発生手段から出力される第１の基
準クロツク信号に応じて前記列車速度検出手段の
列車速度信号と前記制限速度記憶手段の制限速度
信号とを比較し、列車速度が制限速度以下のとき
に交番信号を出力する比較手段と、 前記基準信号発生手段から出力される第２の基
準クロツク信号に応じて前記列車速度検出手段の
列車速度信号と前記制限速度記憶手段の制限速度
信号とを比較し、列車速度信号が制限速度信号以
上のときに交番信号を出力する断線検知手段と、 前記第１のパリテイチエツク手段または第２の
パリテイチエツク手段、前記比較手段、前記断線
検知手段の各出力のうちいづれかが交番出力でな
いときにブレーキをかけるブレーキ制御手段と、
を備えて成ることを特徴とする自動列車制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2333782A JPS58141608A (ja) | 1982-02-16 | 1982-02-16 | 自動列車制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2333782A JPS58141608A (ja) | 1982-02-16 | 1982-02-16 | 自動列車制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58141608A JPS58141608A (ja) | 1983-08-23 |
| JPH0435964B2 true JPH0435964B2 (ja) | 1992-06-12 |
Family
ID=12107768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2333782A Granted JPS58141608A (ja) | 1982-02-16 | 1982-02-16 | 自動列車制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58141608A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2572458Y2 (ja) * | 1991-04-15 | 1998-05-25 | 株式会社ケンウッド | ショックノイズ低減回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53124810A (en) * | 1977-04-04 | 1978-10-31 | Hitachi Ltd | Automatic train controlling system |
| JPS566695A (en) * | 1979-06-25 | 1981-01-23 | Hitachi Ltd | Controller for electric motor |
-
1982
- 1982-02-16 JP JP2333782A patent/JPS58141608A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58141608A (ja) | 1983-08-23 |
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