JPS5830251A - デイジタル信号伝送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本実明線高速のＣＭ　Ｉ（Ｃｏｄｅｄ　Ｍａｒｋ　）ｎ
ｖ＊ｒｓｉｏｎ）符号に低速のディジタル信号を重畳し
て伝送するディジタル信号伝送方式に関す・るものであ
る。

高速のディジタル信号と低速のディジタル信号とを多重
化して伝送する丸めには、従来は例えば両信号を時分割
多重化してから伝送路に適合した符号形式に変換し、伝
送路に送出していた。第１図社そのブロック図を示し、
高速ディジタル信号はデータとクロックの対になってそ
れぞれ高速データ信号入力端子１０１及び高速クロック
パルス入力端子１０２から入力される。低速ディジタル
信号も同様にして低速データ信号入力端子１０３及び低
速クロックパルス入力端子１０４から入力される。これ
ら高速データ、低速データの信号線それぞれ一旦バツフ
ァメモ９１０５及び１０６に高速クロックパルス、低速
クロックパルスで書込まれる。いま高速クロック周波数
をｆｈ、低速クロック周波数４ｆｔとすれば、時分割多
重化されたディジタル信号線フレーム同期パルスを含む
ため、そのクロック周波数ｆｍはｆｈ＋ｆｚよシも着干
高くなる。多重化クロックパルス入力端子１０７からは
、周波数がｆｍのりμツクパルスが入力される。

フレームパターン発生回路１０８では多重化クロックパ
ルスよシ７レーム同期パルスを発生するとともに１バツ
フアメモリ１０５．１０６に読み出しパルスを供給する
。多重化ゲート１０９ではバッファメモリ１０５，１０
６から読み出された信号とフレームパターン発生回路１
０８のフレーム同期パルスとを１つの信号に合成する。

以上は同期多重化、即ち３つのクロックパルスが同期し
ている場合の多重化方法であるが、これらが非同期の関
係にある場合には、例えば周知のスタッフ同期化を行う
必要がある。符号化回路１１０では多重化グー）１０９
からの時分割多重化された信号を伝送路１１１に適合し
た符号形式に変換し、伝送路１１１に送出する。符号形
式についてはこれまでに種々のものが提案されているが
Ｂ　８　Ｉ　（Ｂｉｔ　ｇ＠ｑｕ＠ｎｃｅ　Ｉｎｄ＠ｐ
ｅｎｄ＠ｎｅｙ　）を確保する上からはＣＭ　Ｉ　（Ｃ
ｏｄ＠ｄ　Ｍａｒｋ　Ｉｎｖｅｒｓｉｏｎ）符号などが
好ましい。ＣＭＩ符号は一種のＩＢ２Ｂ符号であるため
、伝送路の所要帯域幅が広くなるという欠点があるが、
最近めざましい進歩をとげつつある伝送技術、特に光フ
アイバ伝送技術を用いれば、この欠点を克服することが
可能である。

第２図は第１図の送信部に対する受信部のブロック図を
示し、伝送路１１１から送られてきた信号紘再生回路２
０１で等化増幅ならびに識別再生され、復号化回路２０
２に入力される。再生回路２０１では同時に多重化クロ
ックパルスが再生され、復号化回路２０２ならびにフレ
ーム同期回路２０３に供給される。復号化回路２０２で
は符号化回路１１０の逆の操作を行い、もとの時分割多
重化信号にもどす。フレーム同期回路２０３ではこの信
号のなかからフレーム同期パルスを検出してフレーム同
期をとシ、それと共に多重分離ゲート２０４に制御パル
スを供給する。多重分離ゲート２０４では時分割多重化
信号を高速ディジタル信号と低速ディジタル信号に分離
し、それぞれバッファメモリ２０５，２０６に書き込む
。バックアメモリ２０５及び２０６の内容は端子２０７
゜２０８から入力する高速クロックパルス及び低速クロ
ックパルスによって読み出され、それぞれ端子２０９，
２１０に出力される。これらのクロックパルスは再生回
路２０１から得られ本多重化クロックパルス（４Ｌ＜は
とのクロックパルスに一定の操作を加えたもの）をＰＬ
Ｌなどに供給するととＫよって作られる場合もあれば、
受信側の他の装置から供給される場合もある。を九送信
側でスタッフ同期化を行っている場合には、受信側では
それに対応するデスタッフ操作を行う。

以上説明し九従来方法においては、時分割多重化された
信号のビットレートが高速ディジタル信号のビットレー
トよシも高くなるために高速ディジタル信号のみを伝送
する場合と比較して伝送距離などの点で制約を受けるこ
と、送信側では信号の速度変換を行う丸めに、高速のク
ロック周波数よ〉も高い周波数の多重化クロックパルス
の発生器を用意する必要があること、ならびに送信側、
受信側に２個ずつバックアメモリを必要とする仁となど
の欠点があった。

この発明線こうした欠点を除去するために高速ディジタ
ル信号をＣＭＩ符号化する際にＣＲＹ（Ｃｏｄｉｎｇ　
Ｒｕ１ｅ　Ｖｉｏｌａｔｉｏｎ　）をかけることにヨッ
て低速ディジタル信号をこれに重畳して伝送するもので
あって、以下詳細に説明する。

ＣＭＩ符号は周知のようにデータの＠０”（もしく拡１
１＃）を＠０１”もしくは１１０”のいずれか一方のブ
ロックに符号化し、データの＠１ｍ（もしくは′″Ｏ＃
）を＠００”また拡“１１’のブロックに交互に符号化
するものである。以下の説明ではデータの１０”を＠０
１”に符号化し、データの１１”を１００！または１１
１”に交互に符号化する本のとする。

ＣＭＩ符号は冗長符号構成をとっているため、これにＣ
ＲＴをかけることによって他の情報を重畳させることが
できる。具体的にはデータの１１＃を′″００”と符号
化したならば、次に出現するデータの″１ｍは＠１１”
と符号化すべきところをわざと＠００”と符号化する。

これ紘″″１”のＣＲＶと呼ばれ、従来においてフレー
ム同期パルスの重畳伝送に用いられた例がある。

この発明では高速ディジタル信号をＣＭＩ符号化する際
、ビットレートを変えずに低速ディジタル信号を辷れに
重畳する目的から＠１　”（２）ＣＲＶのほかに新たに
＠Ｏ″のＣＲＹを併用することとする。

＠ｏ　”ｏｃ　ＲＶとは、デーｐｏ”ｏ−を本来は−０
１”と符号化すべきところを、＠１ｏ＃と符号化するも
のである。ＣＲＹをかける場合の規則は、例えばＣＲＹ
指定信号が″０ｍの場合はＣＲＴをかけずに高速データ
をそのｉまＣＭＩ符号化し、ＣＲＹ指定信号が＠１２の
場合は高速データが０＃ならば＠０　”ノＣＲＶを、＠
１”ならば−１”ノＣＲＶを用いることとする。

第３図はこのＣＲＹ規則に従うＣＭＩ符号化回路の構成
例を示し、入力端子１０１からの高速データはＡＮＤグ
ー）３０２，３０８の一方の入力側へ供給されると共に
、ＡＮＤゲー）３０３，３０４の一方の入力側に反転し
て入力される。端子３０１からのＣＲＹ指定信号はＡＮ
Ｄゲート３ｏ３の他方の入力側に直接入力されると共に
ＡＮＤゲー）３０２，３０４の他方の入力側に反転して
入力される。ＡＮＤゲー）３（）２，３０３，３０４の
各出力はそれぞれＡＮＤゲー）３０５，３０６．３０７
の一方の入力側に入力される。ＡＮＤグー）３０５，３
０６の各他方の入力側に、端子１０２から高速クロック
パルスが入力され、このパルスはＡＮＤゲート３０７の
他方の入力１１に反転して入力される。ＡＮＤゲート３
０５の出力はトグル形フリップフロップ３０９に入力さ
れ、ＡＮＤグー）３０６，３０７の各出力はＯＲゲート
３１０を通じてＯＲゲート３１１の一方の入力側へ供給
される。フリップ７０ツブ３０９の出力はＡＮＤゲート
３０８の他方の入力側へ供給され、このＡＮＤゲート３
０８の出力はＯＲゲート３１１の他方の入力側を通じて
出力端子３１２へ出力される。

第４図は第３図の回路動作を説明するためのタイムチャ
ートである。端子１０１，３０１，１０２からそれぞれ
入力する高速データ、ＣＲＹ指定信号、高速クロックパ
ルスは第４図Ａ、Ｂ、ＣＫ示すように互に位相がそろっ
ているものとする。ま九そろっていない場合には周知の
ようにラッチ回路を用いてそろえることができる。

第３図において、ＣＲＹ指定備号信号Ｏ”つまシＣＲＹ
が行われず、単にＣＭＩ符号化が行われる状態において
は、高速データ＠１”はＡＮＤゲート３０２．３０５を
通じて第４図りに示す信号としてフリップフロップ３０
９に入力され、よってツリツブフロップ３０９からその
入力が２分の１に分周された第４図Ｅに示す出力が得ら
れる。このフリップフロップ３０９の出力によりＡＮＤ
ゲート３０８がへ制御されるため、高速データの１１＃
紘交互にゲート３０８を通過し、出力端子３１２よシ＠
１１”又は′″０Ｇ”が交互に出力される。高速データ
が＠０”の場合はＡＮＤグー）３０４の出力が高レベル
＠１”となシ、ＡＮＤゲート３０７から一、０１＝が出
力され、これが出力端子３１２に現われる。

端子３０ＪのＣＲＹ指定信号が＠１′になると、ゲート
３０２，３０４が禁止されるため、高速データが“Ｉ”
の場合はその＠″１＃によるフリップフロップ３０９に
対する反転が阻止されるため１、第４図の例では本来は
＠００”が出力されるべき所を″”１１”が出力される
。また高速データが＠０”の場合はＡＮＤゲート３０３
の出力が＠１′となシ、ムＮＤゲート３０６よυ＠１０
＃が“０１′に代って端子３１２に出力される。

この第３図はＡＮＤゲー）３０２，３０５，３０８、ク
リップ７０ツブ３０９が高速データ″１ｍに対するＣＭ
Ｉ符号と、そのＣＲＹを行い、ＡＮＤゲー）３０３．３
０４．３０６．３０７、ＯＲゲ−）３１０が高速データ
＠０′ｍに対するＣＭＩ符号と、そのＣＲＹを行ってい
る。このようにしてＣＭＩ符号出力端子３１２からは、
第４図Ｈに示すようにＣＲｖのかかったＣＭＩ符号が出
力される。

この符号状伝送路に送出され、受信部で再生され復号化
される。

第５図は受信部の再生ならびにＣＭＩ復号化回路の構成
例を示し、伝送路１１１からの符号信号は等価増幅回路
５０１で等価増幅され、その出力はタイミング回路５０
２へ供給されて高速クロックパルスが抽出されると共に
、等価増幅回路５０１の出力はＤ形フリツプフｐツブ５
０３，５０４のデータ端子ＤＫ入力される。これら７リ
ツプフロツプ５０３，５０４のトリガ端子Ｔにはタイミ
ング回路５０２の互に逆位相のクロックパルスが入力さ
れる。フリップ７０ツブ５０３のＱ出力はＡＮＤゲート
ｓｏｓ、５ｉｏＫ供給され、百出力はムＮＤゲー）５０
９，５１１に供給される。スリップ７０ツブ５０４のＱ
出力はＡＮＤゲート５０９．５１０に供給され、百出力
はＡＮＤゲート５ｏ８．５１１に供給される。ＡＮＤグ
ー）５０８，５０９の各出力はＮＯＲゲーグー１６を通
じてＤ形７リツプ７四ツブ５０６のデータ端子りに入力
される。ＡＮＤグー）５１０，５１１の各出力はそれぞ
れＡＮＤグー）５１２，５１３に入力され、これらグー
）５１２，５１３にはフリップフロップ５０４のトリガ
端子Ｔへの入力クロックも入力される。ＡＮＤグー）５
１２，５１３の各出力はそれぞれセットリセット形フリ
ップ７０ツブ５１９のセット端子Ｓ、リセット端子Ｒに
入力されると共に、それぞれＡＮＤグー）５１４，５１
５に入力される。フリップフロップ５１９のＱ出力はＤ
形フリップフロップ５０５のデータ端子りに入力され、
このフリップ７０ツブ５０５のトリガ端子Ｔに、フリッ
プフロップ５０３０トリガ端子に与えられるクロックが
与えられる。フリップフロップ５０５のＱ出力はＡＮＤ
ゲート５１４にそのまＩＡＮＤゲート５１５に反転して
入力される。ＡＮＤグー）５１４，５１５の出力はＯＲ
ゲート５１７を通じてＯＲゲート５１８に入力され、Ｏ
Ｒゲート５１８に線ＡＮＤゲート５０８の出力も入力さ
れる。ＮＯＲゲート５１６、ＯＲゲート５１８の各出力
ＦｉＤ形７リツプ７四ツブ５０６．５０７のデータ端子
りに入力され、これらフリップフロップ５０６，５０７
のトリガ端子Ｔに、フリップフロップ５０５のトリガ端
子Ｔへの入力クロックが入力され、７リツプ７０ツブ５
０６．５０７の各Ｑ出力は高速データ信号出力端子２０
９、ＣＲＹ検出信号出力端子５２０に１、出力され、タ
イミング回路５０２の出力は高速クロックパルス出力端
子５２１に出力される。

第６図は第５図の回路動作を説明するためのタイムチャ
ートである。等価増幅回路５０１から祉第６図ムに示す
ようなパルス波形が出力され、その極性は第３図に示し
九ＣＭＩ符号化回路の出力（第４図Ｈ）と同一である。

タイミング回路５０２紘例えば入カバシスの立下シでタ
ンク回路を駆動するような構成になっておシ、その立上
シより４分の１周期ずれた第６図Ｂ、Ｃに示すような、
互に極性が逆の高速りｐツクパルスを出力する。従って
入力データ（第６図Ａ）の各ビットの前半の値が７リツ
プフロツプ５０３に読込まれ、軒の値が７リツプ７０ツ
ブ５０４に読込まれ、これら７リツプフロツプ５０３．
５０４の各Ｑ出力は第６図り、ＥＫ示すようになる。従
って入力符号が１０１”の場合は第６図Ｆに示すように
ＡＮＤゲート５０９の出力が＠１′＃となシ、これが第
６図ＦＫ示すようにＮＯＲゲート５１６で反転されてフ
リップフロップ５０６に読込まれ、第６図Ｇに示すよう
に端子２０９に高速データ信号＠０”が出力される。入
力符号が＠１０”の場合はゲート５０８の出力が１１１
とな）、これがＮＯＲゲート５１６で反転すれてフリッ
プフロップ５０６に読込まれ、端子２０９に第６図ＧＫ
示すように″０１が出力される。符号″″０１”、′″
１０”以外はＮＯＲゲート５１６の出力はｆｉｌｍとす
るため、端子２０９には“１”が出力される。

入力符号が′″１０＃の場合は先に述べたようにＡＮＤ
ゲート５０８の出力が第６図Ｈに示すように高レベルと
な夛、これがフリップ７０ツブ５０７に読込まれて、そ
の出力は高）ベルになる。つまシ＠０”に対するＣＲＴ
指定が検出される。

入力符号が＠″１１”の場合はＡＮＤゲート５１０の出
力が＠１”となり、これとクロックとの論理積がゲート
５１２でとられ、その出力は第６図Ｉに示すようになる
。一方、入力符号が′″００１の場合はＡＮＤゲート５
１１の出力が高レベルとなシ、これとクロックとの論理
積がゲート５１３でとられ、第６図Ｊに示すように出力
が高レベルになる。

これらＡＮＤゲート５１２．５１３の出力（第６図Ｉ、
Ｊ）によシフリップ７０ツブ５１９がセットリセット制
御され、その出力が７リップフロップり０５に読込まれ
る丸め、ゲート５１２，５１３に交互に出力が得られ、
つま、９　’　１　’に対する正規のＣＭＩ符号の場合
は７リツプフロツプ５０５の出力は第６図Ｋに示すよう
に、ゲート５１２の出力の立下シで立上シ、ゲート５１
３の出力の立下〕で立下る。よってこのような動作の間
はゲート５１４．５１５から出力は生じない。しかし、
ゲ−）５１２，５１１から交互に出力が生じることなく
蒐その一方に連続して出力が生じると、ゲー）５１４，
５１５の一方から出力が第６図りに示すように生じて、
これが７リツプフロツプ５０７に読込まれ、＠１＃に対
するＣＭＩ符号のＣＲＹ指定が出力端子５２０に検出さ
れる。

このようにして高速データ信号出力端子２０９及びＣＲ
Ｙ検出信号出力端子５２０からはそれぞれ第６図Ｇ、Ｎ
に示すような波形が出力され、これらは第６図Ａの波形
よシも１タイムスロツト強遅延して、もとの高速データ
信号（第４図Ａ）及びＣＲｖ指定信号（蕗４図Ｂ）を再
現したものとなっている。したがって低速ディジタル信
号をＣＲＶ指定信号入力端子３０１に加えてやるととに
よって、高速ＣＭＩ符号のビットレートを上昇すること
なく、その重畳伝送を行うことができる。

たソし、あま夛頻繁にＣＲＹをかけすぎるとタイミング
回路５０２が正常に動作しなくなるので重畳できる低速
ディジタル信号のビットレートには上限がある。いま一
定間隔でＣＲＶをかけるものと仮定し、タイミング回路
５０２は入力パルスの立下シで共振周波数がｆｉｌのタ
ンク回路を駆動する構成になっているものとする。ＣＲ
ＹをかけないＣＭＩ符号の場合には、少なくとも３タイ
ムスロツトに１回の割合で、タイムスロットの区切少目
でパルスが立下る。ところが″０＃のＣＲＹに出合うと
、タイムスロットの中央でパルスが立下るため、タンク
回路は逆相で駆動されることになる。

ＣＲＹをかけるターイムスロットにおいて高速データが
常に＠０１となる最悪ケースを考慮すると、ＣＲＶのか
からない区間内にパルスの正規の立下シ点が少なくとも
２点以上なければならないことになシ、そのための条件
はＣＲＶのかからない区間が７タイムスロツト以上とな
ることである。したがって重畳伝送できる低速ディジタ
ル信号のビットレートの上限はｆｌＸｎａｘ　−ｆ　ｈ
／８となる。

以上がこの発明の基本原理であるが、この発明を実際に
運用するに当って昧、データとクロックの対になった低
速ディジタル信号からいかにしてＣＲＹ指定信号を作ル
出せば良いかということが問題になるので、以下その方
法について詳しく説明する。第７図はこの発明の第１実
施例における送信部のブロック図を示し、端子１０３よ
シの低速データは一旦バッツァメモリ７０１に書き込ま
れる。フレームパターン発生器７０２では７レ一五同期
パルスを発生するとともに、パックアメモリ７０１に読
出しパルスを供給する。多重化ゲート７０３ではバッフ
ァメモリ７０１から読出された低速データとフレーム同
期パルスとを合成してＣＲＹ指定信号を作シ出し、第３
図に示したＣＭＩ符号化回路７０４に供給する。

第８図は具体的なフレーム構成の一例を示し、フレーム
同期用タイムスロット１２では常にＣＲＹをかけ、低速
ディジタル信号重畳用タイムスロット１３で紘低速デー
タが＠１ｍもしくは＠ＯｍならばＣＲＹをかけ、＠Ｏ”
もしくｄ＠ｌ”＆らばＣＲＹをかけぬこととする。この
フレーム構成フレーム同期用タイムスロット１２の間隔
のタイムスロットｌと、その低速ディジタル信号重畳用
タイムスロット１３の間隔のタイムスロットｊとを異な
らしているのは、受信側でフレーム同期を確実にとるた
めに、フレーム同期用タイムスロット１２を低速ディジ
タル信号重畳用タイムスロット１３から区別して容易に
識別できるようにするためである。

第９図線との発明め第１実施例における受信部のブロッ
ク図を示し、伝送路１１から入力符号は第５図に示した
再生及びＣＭＩ復号化回路９０１に入力され、これよシ
出力されるＣＲＴ検出信号は高速クロックパルスととも
にフレーム同期回路９０２に供給され、フレーム同期が
とられる。フレーム同期回路９０２は分離ゲート９０３
に制御パルスを供給する。分離ゲート９０３でａｃＲＶ
検出信号の表かからフレーム同期ノくシスを分離し、低
速データのみをバックアメモリ９０４に書き込む。バッ
クアメモリ９０４の内容は、高速クロックパルスを分局
化し九シして作られるか、もしくは受信側の他の装置か
ら供給される低速クロックパルスによって読み出され、
端子２１０にもとの低速データが再現される。この実施
例を先に説明した従来方法と比較すると、送信側では周
波数がｆｍのクロックパルスを新六に用意する必要がな
いこと、送信側、受信側に必要なバックアメモリは１個
ずつで足シていることなどの利点があシ、構成がかなル
簡単になっている。

以上の第１実施例の説＠においては、高速クロックパル
スと低速りｐツクパルスとが同期しているものとし九が
、これらが非同期の関係にある場合にはスタッフ同期化
を行う必要がＴｏル、７レーム構成においてもスタッフ
指定パルスを挿入するためのタイムスロットを設ける必
要がある。また前記実施例では高速ディジタル信号その
もののフレーム構成とは独立に、低速ディジタル信号を
重畳するためのフレームを構成しているが、場合によっ
て祉後者を前者に従属させることも可能である８その場
合には高速ディジタル信号のフレーム構成を行う際に特
定のタイムスロットには低速データを重畳することとし
、そのタイムスロットにおいては例えば低速データが＠
″１１ならばＣＲＹをかけ、＠０＃ならばＣＲＹをかけ
ぬ仁とにする。

第１０図ＩＩｉこの発明の第２実施例における送信部の
ブロック図を示し、端子１０３からの低速ディジタル信
号は周知のＤ”ＭＩ符号化回路１００１によってＤＭＩ
符号化される。ＤＭＩ符号はデータの＠０１（もしくは
＠１２）を″０１″もしくは″１０”のブロックに、デ
ータの＠１ｍ（もしくは＠Ｏｍ）を“ＯＯｍもしくは′
″１１”のブロックに符号化するもので、ブロックの切
れ目で紘必ず極性が反転するようにする。以下の説明で
はデータの“Ｏ”を＠０１＃もしくは＠１０”に、デー
タの＠１”を＠００＃もしくは＠１１”に符号化するも
のとする。ＤＭＩ符号の波形例を第１１図の実線で示す
。このＤＭＩ符号はＤ形７リツプ７ａツブ１００２によ
って、端子１０２からの高速クロックパルスで読み直さ
れる。

Ｄ形７リツプフロツプ１００３は７リツプフ四ツブ１０
　Ｇ’２の出力を１／ｆ　ｈ、即ち高速クロックパルス
の１周期だけ連凧させる働きをする。７リツプフ四ツブ
１００２０Ｑ出力及び７リツプフロツプ１００３の１出
力がＡＮＤグー）　１００５に入力され、７リツプ７０
ツブ１００２の（出力及びフリップフロップ１００３の
Ｑ出力がＡＮＤグー）　１００６に入力され、これらグ
ー）　１００５，１００６の出力社ＯＲゲート１００７
へ供給される。ゲート１０Ｇ５，１００６．１００７は
フリップ７０ツブ１００２と１００３の出力の差分をと
る働きをするもので、ＤＭＩ符号の極性が反転する度に
、グー）　１００７の出力は１／ｆｈの期間にわたって
＠ｌ“となる。Ｄ形フリップ７０ツブ１００４はグー）
　１００７の出力と高速クロックパルスの位相をそろえ
るために用いられておシ、その出力はＣＲＹ指定信号と
なってＣＭＩ符１号化回路７０４に供給される。したが
りて低速のＤＭＩ符号の極性が反転する度に１高速のＣ
ＭＩ符号にＣＲＹがかかるととＫなる。

第１２図は第１０ｍＫ示したこの発明の第２実施例にお
ける受信部のブロック図を示し、再生およびＣＭＩ復号
化回路９０１から出力されるＣＲＹ検出信号はトグル形
フリップフロップ１２０１に導かれてもとのＤＭＩ符号
（もしくはそれと極性の反転したもの）が再生される。

ＤＭＩ符号は周知のように極性が反転しても復号化には
差し支え、ない、再生されたＤＭＩ符号はタイミング回
路１２０２及び復号化回路１２０３に導かれる。タイミ
ング回路１２０２では周知の方法によって周波数が２１
１もしくｈｔｔのクロックパルスが作シ出され、復号化
回路１２０３からは周知の方法によって端子２１０に低
速デー−信号が、端子１２０４に低速りｐツクパルスが
それぞれ出力される。

この実施例は第１実・雄側と比較して重畳できる低速デ
ィジタル信号の最高ビットレートは約１７２になるもの
の、低速ディジタル信号を重畳するためのフレームを構
成する必要もなければ送受信部に低速ディジタル信号の
速度変換を行うためのバッファメモリを用意する必要も
なく、極めて簡単なハードウェアの構成で低速ディジタ
ル信号を高速ＣＭＩ符号に重畳して伝送することができ
る。

また低速クロックパルスと高速クセツクパルスが非同期
の関係にある場合Ｉ／ｃＩｆｉ、第１実施例では送信側
でスタッフ同期化、受信側でデスタッフ操作を行う必要
があシ、その分だけ構成が複雑になるが、この第２実施
例では同期していてもしていなくても送受信部の構成に
は全く変わルがないのが大きな特長である。なおりＭＩ
符号には、もとのデータに非常に長い”ｏｌ眠があると
、復号化部ではブロック同期がとれなくなる場合がある
という欠点があるが、これをさけるために、第１１図に
点線で示すように、データの“ｏｌを符号化する際にブ
ロックの中央よシやや前方で極性が反転するような符号
化を行っても良い。仁のような符号を１変形ＤＭＩ符号
”と新たに命名することＫする。ＤＭＩ符号化回路１０
ｏ１には通常デユーティ比が５０襲のクロックパルスが
入力されるが、変形ＤＭＩ符号化を行うためにはこのデ
ユーティ比を若干変更すれば良い。また変形ＤＭＩ符号
の復号化を行うＫは第１２図の構成においてタイミング
回路１２０２を例えば入力パルスの極性変化点で単安定
マルチバイブレータにトリガをかけて幅が１７２１１の
パルスを発生させ、このパルスで共振周波数がｆｔのタ
ンク回路を駆動するような構成にし、復号化回路１２０
３は通常のＤＭＩ復号化回路と同様に、例えばタイミン
グ回路１２０２から供給されるパルスを用いてブロック
の途中で符号の極性が反転しているか否かを識別するよ
うな構成にすれば喪い。・変形ＤＭＩ符号を用いればも
との低速データにいかに′０１眠があったとしても、タ
イミング回路からは周波数がｆｔで、その位相はタイミ
ング回路に入力する変形ＤＭＩ符号と常に一定の関係に
あるクロックパルスが安定に抽出される、すなわち常に
ブロック同期がとれるので、低速ディジタル信号の伝送
に対してもＢＳＩが確保される。

第１３図はこの発明の第３実施例における送信部のプ目
ツク図を示し、端子１０３，１０４から入力する低速デ
ータと低速クロックパルス祉符号化回路１３０１で１つ
の２値打号に変換される。この場合、この２値打号から
もとの低速データと低速クロックパルスを再生できるこ
とが必要であシ、ＢＳＩを確保する上からは例えばＣＭ
Ｉ符号などが望ましい。分周回路１３０２は端子１０２
からの高速クロックパルスを分周し、ｎパルスに１個の
割合で幅が１／ｆｈのパルスを発生する。仁のパルスと
符号化回路１３０１の出力との論理積をゲート１３０３
でとって、それをＣＭＩ符号化回路７０４へのＣＲＶ指
定信号とする。この場合、符号化回路１３０１から出力
される２値打号の極性が変化する時間間隔の最小値はｎ
　／　ｆ　ｈの数倍以上であることが必要である。

第１４図はこの発明の第３実施例における受信部のプ胃
ツク図を示し、再生及びＣＭＩ復号化回路９０１から出
力されるＣＲＹ検出信号は単安定マルチバイブレータ１
４０１をトリガし、そこで幅がｎ／ｆｈのパルスが作ら
れる。単安定マルチバイブレータ１４０１の出力は符号
化回路１３０１が出力する２値打号を再生したものとな
る。この出力はタイミング回路１４０２及び復号化回路
１４０３に導かれ、もとの低速データと低速クロックパ
ルスが再生される。

この第３実施例も第２実施例と同様に非常に簡単なハー
ドウェア構成で低速ディジタル信号を高速ＣＭＩ符号に
重畳して伝送できるのが特長である。しかし、重畳でき
る低速ディジタル信号の最高ビットレートｔｌＥ２実施
例のさらに数分の１となる。その代わシ、伝送路で発生
した誤シによって再生される低速の２値打号にスパイク
状の雑音が発生しても、これに（図示はしないが）フィ
ルタリング処理を行うことによって雑音を除去すること
が可能であシ、シたがって低速ディジタル信号の伝送品
質は極めて良くなる。

なおこの第３実施例においては低速の２値打号が＠１”
ならば高速ＣＭＩ符号にはｎタイムスロット毎にＣＲＹ
がか＼シ、＠０”ならば全＜ＣＲＹがか＼ら表いような
構成になっているが、回路の簡単な変更により、逆に＠
０＃ならばｎタイムスロット毎にＣＲＹがか＼シ、＠１
“ならば全＜ＣＲＹがか＼らないような構成にして低速
の２値打号の重畳伝送を行うことも可能である。

以上説明したように、この発明によれば高速ディジタル
信号をＣＭＩ符号化する際にそのビットレートを上昇す
ることなく簡単なノ１−ドウエア構成によってこれに低
速ディジタル信号を重畳して伝送することができ、特に
この発明の第２実施例及び第３実施例においては高速デ
ィジタル信号と低速ディジタル信号とが同期しているか
否かに拘らず、非常に簡単なＩ・−ドウエア構成によっ
てこれを行うことができるので、高速ディジタル信号と
低速ディジタル信号とを１つの伝送路を用いて同時に伝
送しようとする場合にこの発明紘極めて有効な手段を提
供するものである。

【図面の簡単な説明】

第１図は高速ディジタル信号と低速ディジタル信号とを
時分割多重化して伝送する場合の送信部を示すブロック
図、第２図は第１図の送信部に対する受信部を示すブロ
ック図、第３図はこの発明で共通に使用するＣＲｖ＋ｔ
ＣＭＩ符号化回路の構成例を示す論理回路囚、第４図状
第３図の回路動作を説明するためのタイムチャート、第
５図はこの発明で共通に使用する受信部の再生ならびに
ＣＭＩ復号化回路の構成例を示す論理・回路図、第６図
はｆｌｃｓ図の回路動作を４説明するためのタイムチャ
ート、第７図はこの発明の第１実施例における　　　゛
送信部を示すブロック図、第８図は第１実施例における
フレーム構成の一例を示す図、第９図は第１実施例にお
ける受信部を示すブロック図、第１Ｏ図はこの発明の第
２実施例における送信部を示すブロック図、第１１図は
ＤＭＩ符号ならびに変形ＤＭＩ符号の例を示す波形図、
第１２図はこの発明の第２実施例における受信部を示す
ブロック図、第１３図はこの発明の第３実施例における
送信部を示すブ目ツク図、第１４図は第３実施例におけ
る受信部を示すブロック図である。 １０１：高速データ信号入力端子、１０２：高速クロッ
クパルス入力端子、１０３：低速データ信号入力端子、
１０４：低速クロックパルス入力端子、１０５，１０６
：バツ７アメモリ、１０７：多重化クロックパルス入力
端子、１０８＝フレームパターン発生回路、１０９：多
重化ゲート、１１０：符号化回路、１１１：伝送路、２
０１：再生回路、２０２：復号化回路、２０３：フレー
ム同期回路、２０４：分離ゲート、２０５．２０６：バ
ツ７アメモリ、２０７：高速クロックパルス入力端子、
２０８：低速クロックパルス入力端子、２０９：高速デ
ータ信号出力端子、２１０：低速データ信号出力端子、
３０１：ＣＲ’Ｖ指定信号入力端子、３０２ｉ３Ｇ３．
３０４．３０５．３０６．３０７．３０６：　ＡＮＤゲ
ート、３０９：Ｔ７リツプフロツプ、３１０．３１１：
ＯＲグー）、３１２：ＣＭＩ符号出力端子、５０１：等
価増幅回路、５０２：タイミング回路、５０３．５０４
．５０５　。 ５０６．５０７：Ｄ形フリップフロップ、５０８．５０
９，５１０，５１１，５１２，５１３゜５１４．５１５
：ＡＮＤゲート、　ｓ　１ｅ　：　ＮＯＲゲート、５１
７．５１８：ＯＲゲート、５１９：ＳＲ７リツグ７Ｅツ
ブ、５２０：ＣＲＹ検出信号出力端子、５２１：高速ク
ロックパルス出力端子、７０１：バツ７アメモリ、７０
２：７レ一ムパターン発生器、７０３：多重化ゲート、
７０４：第３図のＣＭＩ符号化回路、９０１：第５図の
再生およびＣＭＩ復号化回路、９０２：フレーム同期回
路、９０３：分離ゲート、９０４：バックァメ−Ｅ−Ｊ
）−ｖ−１００１：　Ｄ　Ｍ　Ｉ符号化回路、１００２
．１００３．１００４：Ｄ形フリップフロップ、１００
５，１００６：ＡＮＤゲーグー１００７：ＯＲゲート、
１２０１：Ｔ形フリップ７０ツブ、１２０２：タイミン
グ回路、１２０３：ＤＭＩ符号化回路、１２Ｇ４：低速
クロックパルス出力端子、１３０１：符号化回路、１３
０２：分周回路、１３０３：ＡＮＩ）ゲート、１４０１
：単安定マルチバイブレータ、１４０２：タイミング回
路、１４０３：復号化回路。 特許出願人　　日本電信電話公社 代理人草野　卓

Claims (1)

【特許請求の範囲】
1. （１）　　高速ディジタル信号に低速ディジタル信号を
   重畳して伝送するディジタル信号伝送方式において、高
   速ディジタル信号に対してはＣＭＩ符号化を行い、低速
   ディジタル信号を重畳するタイムスロットにおいて拡高
   速データが′″１”（もしく紘＠０”）でこれが＠１１
   ”（もしくは″ｏｏ　”）にＣＭ！符号化される場合に
   は逆に“００＃（もしくは−１１’）に符号化し、高速
   データが＠０＃（もしくは＠１”）でこれが＠０１　’
   （もしくは１１０”）にＣＭＩ符号符号化石場合には逆
   に″１０”（もしくは′″０１”）に符号化するＣＲＹ
   をかけるととＫよって、高速ＣＭＩ符号に低速ディジタ
   ル信号を重畳して伝送することを特徴とするディジタル
   信号伝送方式。