JPS583048A - 共通メモリの制御方式 - Google Patents
共通メモリの制御方式Info
- Publication number
- JPS583048A JPS583048A JP10210481A JP10210481A JPS583048A JP S583048 A JPS583048 A JP S583048A JP 10210481 A JP10210481 A JP 10210481A JP 10210481 A JP10210481 A JP 10210481A JP S583048 A JPS583048 A JP S583048A
- Authority
- JP
- Japan
- Prior art keywords
- common memory
- section
- mpu
- slave
- occupancy
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、共通メモリの制御方式、特に複数のマイクル
プロセッサ間６二おいてデータの授受【行なうための共
通メモリの制御方式毫二関するものである。
プロセッサ間６二おいてデータの授受【行なうための共
通メモリの制御方式毫二関するものである。
従来、マイクロプロセッサ（以゛下ＭＰＵという）相互
のデータ授受（二は、タイムシェアリング６二よってＭ
ＰＵが順次パスを占有してデータの授受を行なう方式、
及び主ＭＰＵからのコントロールによって従ＭＰＵ ｔ
ホールドしてデータの授受上行なう方式等があったが、
前記タイムシェアリング（二よってパスを占有する方式
の場合Ｃ：イバス占有のためのコントロールが複雑にな
ってＭＰＵの動作ｓ： ｍ 約が起こること、及び主Ｍ
ＰＵによって従ＭＰＵ管ホールドする方式の場合には、
従ＭＰＵがいクホールドされるか認識していないためＣ
：、従ＭＰＵがリアルｐ１ム処理を行なえないこと等の
各欠点１有していた。
のデータ授受（二は、タイムシェアリング６二よってＭ
ＰＵが順次パスを占有してデータの授受を行なう方式、
及び主ＭＰＵからのコントロールによって従ＭＰＵ ｔ
ホールドしてデータの授受上行なう方式等があったが、
前記タイムシェアリング（二よってパスを占有する方式
の場合Ｃ：イバス占有のためのコントロールが複雑にな
ってＭＰＵの動作ｓ： ｍ 約が起こること、及び主Ｍ
ＰＵによって従ＭＰＵ管ホールドする方式の場合には、
従ＭＰＵがいクホールドされるか認識していないためＣ
：、従ＭＰＵがリアルｐ１ム処理を行なえないこと等の
各欠点１有していた。
本発明μ上記欠点１ｍ法すること【目的としてなされた
ものであり、相互のＭＰＵ を停止させることなく各Ｍ
ＰＵ関（二おけるデータ授受が行なえる共通メモリの制
御方式上提供することを目的としている。
ものであり、相互のＭＰＵ を停止させることなく各Ｍ
ＰＵ関（二おけるデータ授受が行なえる共通メモリの制
御方式上提供することを目的としている。
以下図面を参照しつつ実施例を説明する。第１図は本発
明による一実施例ブロック図、第２ＥＦＬ共通メモリ占
有権制御部の一実施例である。
明による一実施例ブロック図、第２ＥＦＬ共通メモリ占
有権制御部の一実施例である。
ｌＩｌ！１図（二おいて、Ａ’は主データ処理ユニット
であり、内部バス３．４．８ζ：対して主ＭＰＵ部側ム
、主メモリ部Ｂ１人出力装置Ｃ１人出力装置りが夫々接
続される。同じ＜ Ｂ’は従データ処理ユニットであり
、内部バス１３．１４．１８ζ：対して従ＭＰＵ部Ｅ１
従メ毫り部２１人出力装置Ｇが夫々接続される。Ｈは共
通メモリ占有権制御部であって前記主従各ＭＰＵ部Ａ、
Ｂからの占有要求信号２．１２の入力順序に応じて、い
ずれのＭＰＵ ｇ （二占有権を与えるかを決定する（
後述する〕。Ｊはバス切換部であって前記共通メモリ占
有権制御部Ｈからの出力信号２１．２５に応じて主従各
ＭＰＵ部のいずれか會共通パス２２．２３．２４に接続
する。Ｋは共通メモリ部である。そして主従各ＭＰＵ部
Ａ、Ｗは夫々独立して処理を寮行しており、前記主従各
ＭＰＵ間におけるデータ授受は、共通メモリ占有権制御
ｄＨからの指令Ｃ＝よってバス切換部Ｊｔ−作動し、主
従各ＭＰＵ部のバスを切換えることにより、共通メ毫り
部Ｋに対して主従各ＭＰＵ部Ａ、Ｅからの書き゛込み及
び読み出しを可能にしている。
であり、内部バス３．４．８ζ：対して主ＭＰＵ部側ム
、主メモリ部Ｂ１人出力装置Ｃ１人出力装置りが夫々接
続される。同じ＜ Ｂ’は従データ処理ユニットであり
、内部バス１３．１４．１８ζ：対して従ＭＰＵ部Ｅ１
従メ毫り部２１人出力装置Ｇが夫々接続される。Ｈは共
通メモリ占有権制御部であって前記主従各ＭＰＵ部Ａ、
Ｂからの占有要求信号２．１２の入力順序に応じて、い
ずれのＭＰＵ ｇ （二占有権を与えるかを決定する（
後述する〕。Ｊはバス切換部であって前記共通メモリ占
有権制御部Ｈからの出力信号２１．２５に応じて主従各
ＭＰＵ部のいずれか會共通パス２２．２３．２４に接続
する。Ｋは共通メモリ部である。そして主従各ＭＰＵ部
Ａ、Ｗは夫々独立して処理を寮行しており、前記主従各
ＭＰＵ間におけるデータ授受は、共通メモリ占有権制御
ｄＨからの指令Ｃ＝よってバス切換部Ｊｔ−作動し、主
従各ＭＰＵ部のバスを切換えることにより、共通メ毫り
部Ｋに対して主従各ＭＰＵ部Ａ、Ｅからの書き゛込み及
び読み出しを可能にしている。
ここで共通メモリ占有権制御部Ｈは占有解除信号書：応
じて動作するが、主ＭＰＵ部側が占有権１４つている間
は従ＭＰＵ部Ｅからの占有要求は受付ない。又、従ＭＰ
Ｕ部Ｅが占有櫓上もっている間は主ＭＰＵ部Ａからの占
有要求は受付けない囲路構成となっている。ｆ！に主従
各ＭＰＵ部ム、Ｅ双方共書二占有欅を４にたな％Ａ状態
から、双方同時看；占有要求があった場合は優先的に主
ＭＰＵ部側の点有となる。
じて動作するが、主ＭＰＵ部側が占有権１４つている間
は従ＭＰＵ部Ｅからの占有要求は受付ない。又、従ＭＰ
Ｕ部Ｅが占有櫓上もっている間は主ＭＰＵ部Ａからの占
有要求は受付けない囲路構成となっている。ｆ！に主従
各ＭＰＵ部ム、Ｅ双方共書二占有欅を４にたな％Ａ状態
から、双方同時看；占有要求があった場合は優先的に主
ＭＰＵ部側の点有となる。
そしていずれかのＭＰＵ部が占有権を得たならば各組用
部に応じた占有権獲得信号Ｌ １１発して占有権の獲得
を知らせる。
部に応じた占有権獲得信号Ｌ １１発して占有権の獲得
を知らせる。
今、主ＭＰＵ部Ａが共通メモリ部Ｋに対して書き込み、
銃み出し１行なう場合を考える。
銃み出し１行なう場合を考える。
この場合、主ＭＰＵ部側は共通メモリ占有権制御部Ｈに
対して占有要求信号２（＝より占有要求を行なう。そし
て前記要求に対して占有権制御部すると、占有権獲得信
号１１発して主ＭＰＵ部Ａに知らせる。そこで共通メモ
リ占有権制御部Ｈは、バス切換部Ｊに対してパス切換信
号２５１ｒ発して、主ＭＰＵ部のアドレスバス５、デー
タバス６、コントロール信号バス７Ｙｒ夫々共通バス２
２．２３．２４ へ接続する。シタがって主！１ｌＩＰ
Ｕ部ム嬬共通メモリ部Ｋに＊ｍされ、前記共通メモリ部
に口封して自由に書き込み及び読み出しを行なうことが
可能となる。そして共通メモリ部にへの書き込み、読み
出しが終了したならば、主Ｗ部Ａｇ共通メモリ占有権制
御部Ｈ１二対して占有解除信号２會弗し、共通バス２２
．２３．２４ と主ＭＰＵ部１ｌＩｌめ各バス５．６
．７との切離しが行なわれる。
対して占有要求信号２（＝より占有要求を行なう。そし
て前記要求に対して占有権制御部すると、占有権獲得信
号１１発して主ＭＰＵ部Ａに知らせる。そこで共通メモ
リ占有権制御部Ｈは、バス切換部Ｊに対してパス切換信
号２５１ｒ発して、主ＭＰＵ部のアドレスバス５、デー
タバス６、コントロール信号バス７Ｙｒ夫々共通バス２
２．２３．２４ へ接続する。シタがって主！１ｌＩＰ
Ｕ部ム嬬共通メモリ部Ｋに＊ｍされ、前記共通メモリ部
に口封して自由に書き込み及び読み出しを行なうことが
可能となる。そして共通メモリ部にへの書き込み、読み
出しが終了したならば、主Ｗ部Ａｇ共通メモリ占有権制
御部Ｈ１二対して占有解除信号２會弗し、共通バス２２
．２３．２４ と主ＭＰＵ部１ｌＩｌめ各バス５．６
．７との切離しが行なわれる。
次に、従ＭＰＵ ＩＩ ｇが共通メモリ部Ｋに対して書
き込み、読み出し１行なう場合上前える。
き込み、読み出し１行なう場合上前える。
乙の場合、従ＭＰＵ部Ｅは共通メモリ占有権制御部Ｈに
対して、上記同様占有要求信号１２６二より占有要求信
号なう。前記要求（二対して占有権制御部すると、占有
権獲得信号１１奮発して従ＭＰＵ部に知らせる。そこで
共通メモリ占有権制御部Ｈ１は、バス切換部Ｊに対して
バス・切換信号２１’を発して、従ＭＰＵｌ５Ｅのアド
レスバス１５、データノ（ス１６、コントロールバス１
７を夫々共通／（ス２２．２３．２４ へ接続する。し
たがって従ＭＰＵ ＠Ｂ Ｋは共通メ毫り部Ｋに対し自
由に書き込み及び読み出しを行なうことが可能となる。
対して、上記同様占有要求信号１２６二より占有要求信
号なう。前記要求（二対して占有権制御部すると、占有
権獲得信号１１奮発して従ＭＰＵ部に知らせる。そこで
共通メモリ占有権制御部Ｈ１は、バス切換部Ｊに対して
バス・切換信号２１’を発して、従ＭＰＵｌ５Ｅのアド
レスバス１５、データノ（ス１６、コントロールバス１
７を夫々共通／（ス２２．２３．２４ へ接続する。し
たがって従ＭＰＵ ＠Ｂ Ｋは共通メ毫り部Ｋに対し自
由に書き込み及び読み出しを行なうことが可能となる。
そして共通メモリ部にへの書き込み、読み出しが終了し
たならば、従ＭＰＵ部Ｅは共通メ毛り占有権制御部Ｈ（
二対して占有解除信号１２１Ｐ発し、共通バス２２．２
３．２４と従ＭＰＵ部―の各バス１５．１６．１７
との切離しが行なわれる。
たならば、従ＭＰＵ部Ｅは共通メ毛り占有権制御部Ｈ（
二対して占有解除信号１２１Ｐ発し、共通バス２２．２
３．２４と従ＭＰＵ部―の各バス１５．１６．１７
との切離しが行なわれる。
第２図によって共通メモリ占有権制御部Ｈの一実施例を
説明する。
説明する。
図Ｃ＝おいて、Ｈｌ、Ｈ２は夫々クリップ・フロツプで
あって、前記Ｈ１のＱの出力がｒｌＪとなっていれば占
有権４主ＭＰＵ Ａ側となり、ＨｌのＱの出力がｒｌＪ
となっていれば占有権は従ＭＰＵ側となる。端子イは主
ＭＰＵ側のデータバスに接続されており、端子口は書き
込み信号が入力される。したがって主ＭＰＵ側からの書
き込み信号によって、データバスの内容「１」ヌは「０
」がＨｌのフリップ、フロップに記憶される。ＰＩｄじ
くどは従ＭＰＵ＠のデータバスζ二警続されており、端
子ホは書き込み信号が入力される。し穴がって従ＭＰＵ
側からの書き込み信号によって、データバスの内容ｒｌ
ＪＸｔ−Ｌ［ＯＪがＨｌの７リツプ・フロップ（＝記憶
される。そして端子ハからの出力は主ＭＰＵ部が占有権
ｔ−獲得した場合のバス切換信号２５となり、端子へか
らの出力は従ＭＰＵ部が占有権上獲得した場合のバス切
換＠４！２１となる。□端子トは共通メモリ占有権制御
部ζ：対して初期設定を行なうための端子であって別回
路に接続される。
あって、前記Ｈ１のＱの出力がｒｌＪとなっていれば占
有権４主ＭＰＵ Ａ側となり、ＨｌのＱの出力がｒｌＪ
となっていれば占有権は従ＭＰＵ側となる。端子イは主
ＭＰＵ側のデータバスに接続されており、端子口は書き
込み信号が入力される。したがって主ＭＰＵ側からの書
き込み信号によって、データバスの内容「１」ヌは「０
」がＨｌのフリップ、フロップに記憶される。ＰＩｄじ
くどは従ＭＰＵ＠のデータバスζ二警続されており、端
子ホは書き込み信号が入力される。し穴がって従ＭＰＵ
側からの書き込み信号によって、データバスの内容ｒｌ
ＪＸｔ−Ｌ［ＯＪがＨｌの７リツプ・フロップ（＝記憶
される。そして端子ハからの出力は主ＭＰＵ部が占有権
ｔ−獲得した場合のバス切換信号２５となり、端子へか
らの出力は従ＭＰＵ部が占有権上獲得した場合のバス切
換＠４！２１となる。□端子トは共通メモリ占有権制御
部ζ：対して初期設定を行なうための端子であって別回
路に接続される。
そして端子イと口からの信号は第１図々示砿：なる占有
要求信号２：：相当し、端子イの内容が「ｌ」有屏除要
求となる。したがって主ＭＰＵからの占有要求信号だけ
が存在し、従ＭＰＵからの占有要求信号が存在しない場
合には、論理回路Ｈ３によるクロック信号によって、フ
リップ・フロップＨのＱの出力は「１」となり、主ＭＰ
ＵＩＩが占有権ｔＩｌ得する。上記説明と反対に、従１
ｉ［ＰＵからの占有要求信号のみで主ＭＰＵ ＩＩから
の占有要求信号が存在しなければ、７リツプ・）四ツブ
Ｈ２のＱの出力が「１」となって従ＭＰＵ ＠が占有権
ｔＳ得する。
要求信号２：：相当し、端子イの内容が「ｌ」有屏除要
求となる。したがって主ＭＰＵからの占有要求信号だけ
が存在し、従ＭＰＵからの占有要求信号が存在しない場
合には、論理回路Ｈ３によるクロック信号によって、フ
リップ・フロップＨのＱの出力は「１」となり、主ＭＰ
ＵＩＩが占有権ｔＩｌ得する。上記説明と反対に、従１
ｉ［ＰＵからの占有要求信号のみで主ＭＰＵ ＩＩから
の占有要求信号が存在しなければ、７リツプ・）四ツブ
Ｈ２のＱの出力が「１」となって従ＭＰＵ ＠が占有権
ｔＳ得する。
即ち、論理回路Ｈ３とＨ４は互に相手側に占有権が存在
する間には、フリップ・フロップＨ１，Ｈ２へのデータ
の書き込みができないよう（−シているゲートである。
する間には、フリップ・フロップＨ１，Ｈ２へのデータ
の書き込みができないよう（−シているゲートである。
又論理回路Ｈ６は主従各ＭＰＵから同時に占有要求があ
り、クリップ・７０ツブＨ１、Ｈｌ の両。出力が「
１」となった場合に、スリップ・７ａツブＨ！の出力を
強制的にクリアして、従ＭＰＵからの占有要求を受付け
ないようにするえめのものである。即ち、７リツプ・７
０ツブＨ１，ＨｌのＱ出力が共に「１」となると、論理
回路Ｈ６によってＮＡＮＤ出力を導出し、前記出力を反
転した入力：二よって、更に論ｍ回路Ｈ５によるＯＲ出
力七反転して導出し、前記「０」入力ｔフリップ・７０
ツブＨ２のクリア入力として印加することにより、フリ
ップ・フロップＨ２のＱ出力ｋ ｒＯＪとしようとする
ものである。
り、クリップ・７０ツブＨ１、Ｈｌ の両。出力が「
１」となった場合に、スリップ・７ａツブＨ！の出力を
強制的にクリアして、従ＭＰＵからの占有要求を受付け
ないようにするえめのものである。即ち、７リツプ・７
０ツブＨ１，ＨｌのＱ出力が共に「１」となると、論理
回路Ｈ６によってＮＡＮＤ出力を導出し、前記出力を反
転した入力：二よって、更に論ｍ回路Ｈ５によるＯＲ出
力七反転して導出し、前記「０」入力ｔフリップ・７０
ツブＨ２のクリア入力として印加することにより、フリ
ップ・フロップＨ２のＱ出力ｋ ｒＯＪとしようとする
ものである。
又、Ｈ８は遅延回路であって、論理回路Ｈ７との組合せ
により、Ｑの出力「１」のパルス幅が一定値以下の場合
Ｃ＝端子へ出力しないよう考慮した回路である。
により、Ｑの出力「１」のパルス幅が一定値以下の場合
Ｃ＝端子へ出力しないよう考慮した回路である。
即ち、クリップ・フロップＨ１とＨｌとが同時Ｃ＝出力
された場合、７リツプ・７０ツブＨ２から出力された最
初の出力線論理回路Ｈ７のに■入力の一方となっている
が、強制的にＱ出力がｒＯＪとされるため、その時のＱ
出力時間は一定値以下（遅延回路Ｈ８の遅延時間よりも
短い］となって端子へに出力１出さ攻いようにしている
。よって主従各ＭＰＵにとっては、フリップ・フロップ
Ｈ１゜Ｈｌが同時にＱ出力管「１」としたことが知られ
ないようになっている。
された場合、７リツプ・７０ツブＨ２から出力された最
初の出力線論理回路Ｈ７のに■入力の一方となっている
が、強制的にＱ出力がｒＯＪとされるため、その時のＱ
出力時間は一定値以下（遅延回路Ｈ８の遅延時間よりも
短い］となって端子へに出力１出さ攻いようにしている
。よって主従各ＭＰＵにとっては、フリップ・フロップ
Ｈ１゜Ｈｌが同時にＱ出力管「１」としたことが知られ
ないようになっている。
なお上記寮施例ζ二おいては主従ＭＰＵからの占有要求
Ｃ二応じて占有権を決定し、バス切換部を作動させて対
応するＭＰＵ部の各バスを共通バス４−切換接続するも
のとして説明がなされてき大が、上記方式（＝限定され
るものではなく、共通メモリ占有権制御部にもうけた制
御アドレスのみｔ従ＭＰＵからの占有要求にしたがって
切換設定可能とし、共通メ毫り部に対する番地金回−に
すること温；より、３台の、従ＭＰＵを制御することも
可能であること繻勿論である。
Ｃ二応じて占有権を決定し、バス切換部を作動させて対
応するＭＰＵ部の各バスを共通バス４−切換接続するも
のとして説明がなされてき大が、上記方式（＝限定され
るものではなく、共通メモリ占有権制御部にもうけた制
御アドレスのみｔ従ＭＰＵからの占有要求にしたがって
切換設定可能とし、共通メ毫り部に対する番地金回−に
すること温；より、３台の、従ＭＰＵを制御することも
可能であること繻勿論である。
以上説明した如く、本発明によれば主従各ＭＰＵ部に対
して共通メモリ部を共用し、ｌＭＰＵ部からの占有要求
信号によって占有権を決定し、前記占有決定にしたがい
占有権のあるＭＰＵ部を共通メモリ部ζ＝豪続するよう
しているために、主従ＭＰＵ部は相互に非同期で処理ｔ
−寮行しながら相互のＭＰＨの一作電一制約を加えるこ
となしにデータの授受が行なえることは勿論のこと、従
ＭＰＵの台数を増加することができ処理能力【向上させ
ることが可能である。
して共通メモリ部を共用し、ｌＭＰＵ部からの占有要求
信号によって占有権を決定し、前記占有決定にしたがい
占有権のあるＭＰＵ部を共通メモリ部ζ＝豪続するよう
しているために、主従ＭＰＵ部は相互に非同期で処理ｔ
−寮行しながら相互のＭＰＨの一作電一制約を加えるこ
となしにデータの授受が行なえることは勿論のこと、従
ＭＰＵの台数を増加することができ処理能力【向上させ
ることが可能である。
第１図は本発明による共通メモリの制御方式についての
一実施例ブロック図、Ｉｌ！２図は共通メモリ占有権制
御部の一実施例である。 Ａ・・・主ＭＰＵ部、 Ｂ・・・主メ毫す部
、Ｃ，Ｄ、・・・入出力部、 Ｅ・・・従ＭＰＵ部
、Ｆ・・・・従メモリ部、 Ｇ・・・入出力装
置、Ｈ・・・共通メモリ占有権制御部、 Ｊ・・・バ
ス切換部、Ｋ・・・共通メモリ部、 ３．５・・・主アドレスバス ４，６・・・主デー
タバス、７．８・−コント四−ルパス、１１・・・［占
有１１４１（［４，１２・・・従占有要求、解Ｗｋｌ！
求信号、 １３．１５−従アドレスバス２１．２５−−
・バス切換信号、 ・：１・２２・・・共通アド
レスバス、２３・・・共通テータバス、２４・・・共通
コントロールバＨ５・−ＯＲ回路、 Ｈ６・・・
ＮＡＮＤ回路、Ｈ７・・・１０回路、Ｈ８・・・遅嬌回
路、特許出願人 東京芝浦電気株式金社 代理人 弁理士 石 井 紀 男
一実施例ブロック図、Ｉｌ！２図は共通メモリ占有権制
御部の一実施例である。 Ａ・・・主ＭＰＵ部、 Ｂ・・・主メ毫す部
、Ｃ，Ｄ、・・・入出力部、 Ｅ・・・従ＭＰＵ部
、Ｆ・・・・従メモリ部、 Ｇ・・・入出力装
置、Ｈ・・・共通メモリ占有権制御部、 Ｊ・・・バ
ス切換部、Ｋ・・・共通メモリ部、 ３．５・・・主アドレスバス ４，６・・・主デー
タバス、７．８・−コント四−ルパス、１１・・・［占
有１１４１（［４，１２・・・従占有要求、解Ｗｋｌ！
求信号、 １３．１５−従アドレスバス２１．２５−−
・バス切換信号、 ・：１・２２・・・共通アド
レスバス、２３・・・共通テータバス、２４・・・共通
コントロールバＨ５・−ＯＲ回路、 Ｈ６・・・
ＮＡＮＤ回路、Ｈ７・・・１０回路、Ｈ８・・・遅嬌回
路、特許出願人 東京芝浦電気株式金社 代理人 弁理士 石 井 紀 男
Claims (2)
- （１） マイクロプロセッサとメモリ部と入出力装置
とからなる主データ処理ユニットと、前記主データ処理
ユニットと同−構成含有する複数個の従データ処理ユニ
ットとの相互間に共通メモリ部を介してデータ授受を行
なう共通メモリの制御方式において、上記各データ処理
ユニットからの占有権畳求償号に応じて共通メモリ占有
権制御部により占有権を決定し、パス切換部を作動させ
るとと題二より、前記占有権１有するデータ処理ユニッ
ト（二対して共通メモリ部を切換接続することｔ−特徴
とする共通メモリの制御方式。 - （２）共通メモリ占有権制御部にもうけた制御アドレス
のみ會切換設定可能とし、共通メモリ部に対しての番地
を同一とすることにより任意個数の従データ処理ユニツ
）を制御可能としたこと管特徴とする特許請求の範囲第
１項記載の共通メモリの制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10210481A JPS583048A (ja) | 1981-06-30 | 1981-06-30 | 共通メモリの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10210481A JPS583048A (ja) | 1981-06-30 | 1981-06-30 | 共通メモリの制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS583048A true JPS583048A (ja) | 1983-01-08 |
Family
ID=14318480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10210481A Pending JPS583048A (ja) | 1981-06-30 | 1981-06-30 | 共通メモリの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583048A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59199811A (ja) * | 1983-04-26 | 1984-11-13 | Toray Ind Inc | ポリアミド繊維の製造方法 |
| JPS62276662A (ja) * | 1986-05-26 | 1987-12-01 | Nitsuko Corp | プロセツサ間通信回路 |
-
1981
- 1981-06-30 JP JP10210481A patent/JPS583048A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59199811A (ja) * | 1983-04-26 | 1984-11-13 | Toray Ind Inc | ポリアミド繊維の製造方法 |
| JPS62276662A (ja) * | 1986-05-26 | 1987-12-01 | Nitsuko Corp | プロセツサ間通信回路 |
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