JPS61217858A - デ−タ伝送装置 - Google Patents
デ−タ伝送装置Info
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- JPS61217858A JPS61217858A JP5848185A JP5848185A JPS61217858A JP S61217858 A JPS61217858 A JP S61217858A JP 5848185 A JP5848185 A JP 5848185A JP 5848185 A JP5848185 A JP 5848185A JP S61217858 A JPS61217858 A JP S61217858A
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- Japan
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- buffer memory
- transmission
- cpu
- buffer memories
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
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- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
、 〔発明の利用分野〕
本発明は、複数のデータ処理装置間、データ処理装置と
入出力装置間のデータ交換を行なうに際し、％に、バッ
ファメモリを介して、特定単位数のデータをサイクリッ
クに交換するようなシステムに好適な、データ伝送装置
に関する。
入出力装置間のデータ交換を行なうに際し、％に、バッ
ファメモリを介して、特定単位数のデータをサイクリッ
クに交換するようなシステムに好適な、データ伝送装置
に関する。
複数の処理装置間で、特定単位数のデータ交換を行う従
来例として、複数の処理装置の間に、いずれの処理装置
からもアクセス可能なバッファメモリを設けて行う方式
が知られている。
来例として、複数の処理装置の間に、いずれの処理装置
からもアクセス可能なバッファメモリを設けて行う方式
が知られている。
このバッファメモリへのアクセス制御方式として、特開
昭５９−１１４６５９号公報、特開昭５８−２９０６０
号公報に示されるように、複数の処理装置からのアクセ
ス要求を競合制御して、一方の処理装置がバッファメモ
リをアクセス中は他方は待機するという方式がとられて
いる。
昭５９−１１４６５９号公報、特開昭５８−２９０６０
号公報に示されるように、複数の処理装置からのアクセ
ス要求を競合制御して、一方の処理装置がバッファメモ
リをアクセス中は他方は待機するという方式がとられて
いる。
このような方式は、簡単な回路で、バッファメモリを介
し九データ交換を実現できるが、待ち時間が発生する禽
め、全体として処理時間が長くなるという問題がある。
し九データ交換を実現できるが、待ち時間が発生する禽
め、全体として処理時間が長くなるという問題がある。
本発明の目的は、複数のデータ処理装置間、デ−タ処理
装置と入出力装置間のデータ交換を、高速に行うことが
可能な、データ伝送装置を提供することにある。
装置と入出力装置間のデータ交換を、高速に行うことが
可能な、データ伝送装置を提供することにある。
本発明は、複数のデータ処理装置間又はデータ処理装置
と入出力装置間のデータ交換を行うデータ伝送装置にお
いて、その内部に、複数のバッファメモリを設け、一方
は、データ伝送制御部に、他一方・ば、データをアクセ
スする処理装置側に占有させることにより、それぞれの
読み出し、書き込みを独立して並行に行わせることで、
処理時間の短縮を計るものである。
と入出力装置間のデータ交換を行うデータ伝送装置にお
いて、その内部に、複数のバッファメモリを設け、一方
は、データ伝送制御部に、他一方・ば、データをアクセ
スする処理装置側に占有させることにより、それぞれの
読み出し、書き込みを独立して並行に行わせることで、
処理時間の短縮を計るものである。
以下、本発明の実施例を図面を用いて説明する。
第１図は、本発明を適用するシステムの構成の一例であ
る。図において、Ｚｏｏ、１０１は、データ処理装置（
以下、ＣＰＵ）、１０２は、入出力装置（以下、工１０
）である。１１０，１１３は、本発明に係るデータ伝送
装置、１２０，１２１は伝送路、１３０〜１３３は、本
発明のポイントとなるデータ記憶部（以下バッファメモ
リ）、１４０〜１４３は伝送制御回路である。＃ｃ１図
において、ＣＰＵ１００とＣＰＵｌ０Ｉの間のデータ交
換の流れを説明すると以下のようになる。
る。図において、Ｚｏｏ、１０１は、データ処理装置（
以下、ＣＰＵ）、１０２は、入出力装置（以下、工１０
）である。１１０，１１３は、本発明に係るデータ伝送
装置、１２０，１２１は伝送路、１３０〜１３３は、本
発明のポイントとなるデータ記憶部（以下バッファメモ
リ）、１４０〜１４３は伝送制御回路である。＃ｃ１図
において、ＣＰＵ１００とＣＰＵｌ０Ｉの間のデータ交
換の流れを説明すると以下のようになる。
まず、ＣＰＵ１００は、ＣＰＵ１０１に報告すべきデー
タを、バッファメモリ１３０に書き込む。
タを、バッファメモリ１３０に書き込む。
伝送制御回路１４０は、バッファメモＩＪ １３０に書
き込まれたデータを、一定周期で、サイクリックに、デ
ータ伝送装置１１１に対し送信する。データ伝送装置１
１１内では、同１１０から送られてくるデータをバッフ
ァメモリ１３２に格納する。
き込まれたデータを、一定周期で、サイクリックに、デ
ータ伝送装置１１１に対し送信する。データ伝送装置１
１１内では、同１１０から送られてくるデータをバッフ
ァメモリ１３２に格納する。
ＣＰＵＩ Ｑｌは、バッファメモリ１３２の内容を読み
出すことにより、ＣＰＵ１００からのデータを受ける。
出すことにより、ＣＰＵ１００からのデータを受ける。
を次、ＣＰＵＩ Ｏ１からＣＰＵＩ ＯＯに対してデー
タを送る場合は、バッフアメモリ１３２伝送制御回路１
４２，１４０、バッファメモ１７１３０を介して、上記
と同様にデータが流れ、ＣＰＵｌ０ＩからＣＰＵ１００
へとデータが報告される。概ね、以上のようにして、Ｃ
ＰＵ１００と１０１のデータ交換がなされる。
タを送る場合は、バッフアメモリ１３２伝送制御回路１
４２，１４０、バッファメモ１７１３０を介して、上記
と同様にデータが流れ、ＣＰＵｌ０ＩからＣＰＵ１００
へとデータが報告される。概ね、以上のようにして、Ｃ
ＰＵ１００と１０１のデータ交換がなされる。
第２図は本発明になるデータ転送方式の一例であシ、２
００，２０１は伝送バッファメモリ２１０〜２１３はア
ドレスバスバッファ、２２０〜２２３はデータバスバッ
ファ、２３０，２３１はアドレスバス、２４０，２４１
はデータバス、２５０゜２５１はメモリコントロールバ
ス、２６０，２７０はメモリアクセスコントロール回路
、２６１ａ、状態切替及び保持回路、２９０はパスバッ
ファメモリである。第１図において説明しｔデータの授
受を第２図によシ、詳細に説明する。
００，２０１は伝送バッファメモリ２１０〜２１３はア
ドレスバスバッファ、２２０〜２２３はデータバスバッ
ファ、２３０，２３１はアドレスバス、２４０，２４１
はデータバス、２５０゜２５１はメモリコントロールバ
ス、２６０，２７０はメモリアクセスコントロール回路
、２６１ａ、状態切替及び保持回路、２９０はパスバッ
ファメモリである。第１図において説明しｔデータの授
受を第２図によシ、詳細に説明する。
ＣＰＵＩ ００からＣＰＵ１０１に送られるデータは、
パスバッファメモリ２９０に書きこまれる。
パスバッファメモリ２９０に書きこまれる。
２６１は、伝送バッファメモリ２００，２０１を、ＣＰ
ＵＩ ＯＯ側、伝送制御回路１４０側に交互に占有させ
る之めの状態切替、保持回路（以下Ｆ／Ｆ）である。
ＵＩ ＯＯ側、伝送制御回路１４０側に交互に占有させ
る之めの状態切替、保持回路（以下Ｆ／Ｆ）である。
いま、Ｆ’／Ｆ２６１によシ、ＣＰＵ１００側は伝送バ
ッファメモ替２００を占有、伝送制御回路１４０側は、
バッファメモリ２０１を占有するよ／ＩＭ給９くれで論
ふ芝 ←Ｐバスバッフ丁丁子モリ２９０．ＣＰＵＩＧＯ
から書き込まれたデータは、伝送バッファメモ１７２０
０に転送される。この時、同２０１には、ＣＰＵ１０１
から送られてくるデータが書き込まれている。
ッファメモ替２００を占有、伝送制御回路１４０側は、
バッファメモリ２０１を占有するよ／ＩＭ給９くれで論
ふ芝 ←Ｐバスバッフ丁丁子モリ２９０．ＣＰＵＩＧＯ
から書き込まれたデータは、伝送バッファメモ１７２０
０に転送される。この時、同２０１には、ＣＰＵ１０１
から送られてくるデータが書き込まれている。
次に、ＣＰＵ１０１から、送られてくるデータが、伝送
バッファメモリ２０１に書き込み完了すると、Ｆ／Ｆ２
６１は、伝送バッファメモリ２０１をＣＰＵ１００側に
占有、同２００を、伝送制御回路１４０に占有させるよ
うに切替える。
バッファメモリ２０１に書き込み完了すると、Ｆ／Ｆ２
６１は、伝送バッファメモリ２０１をＣＰＵ１００側に
占有、同２００を、伝送制御回路１４０に占有させるよ
うに切替える。
この時点で、先に、ＣＰＵ１００から、パスバッファメ
モリ２９Ｇを介して伝送バッファメモリ２００に書き込
まれたデータは、伝送制御回路１４０を介して、ＣＰＵ
１０１に送信される。当該データの送信が完了すると、
伝送制御回路１４０は、今度は、伝送バッファメモリ２
００に対して、ＣＰＵ １０１から送られてくるデータ
を書き込む。
モリ２９Ｇを介して伝送バッファメモリ２００に書き込
まれたデータは、伝送制御回路１４０を介して、ＣＰＵ
１０１に送信される。当該データの送信が完了すると、
伝送制御回路１４０は、今度は、伝送バッファメモリ２
００に対して、ＣＰＵ １０１から送られてくるデータ
を書き込む。
上記の処理と並行して、ＣＰＵ１００は、先にＣＰＵｌ
０Ｉよシ送られてき次データを、パスバッファメモリ２
００を介して、伝送バッファメモリ２０１から読み出す
と同時に、再度ＣＰＵＩＯＩに対する送信データを、バ
スバッファメモリ２９０から、伝送バッファメモＩ７２
０１に書き込む。
０Ｉよシ送られてき次データを、パスバッファメモリ２
００を介して、伝送バッファメモリ２０１から読み出す
と同時に、再度ＣＰＵＩＯＩに対する送信データを、バ
スバッファメモリ２９０から、伝送バッファメモＩ７２
０１に書き込む。
以上のようにして、ＣＰＵ１００側は、伝送バッファメ
モ！Ｊ２００ （２０１）を介し、伝送バッファメモリ
切替前の、ＣＰＵｌ０Ｉからの受信データを読み出し、
切替後に、ＣＰＵｌ０Ｉに送信すべきデータを伝送バッ
ファメモリ２００ （２０１）に書き込む。
モ！Ｊ２００ （２０１）を介し、伝送バッファメモリ
切替前の、ＣＰＵｌ０Ｉからの受信データを読み出し、
切替後に、ＣＰＵｌ０Ｉに送信すべきデータを伝送バッ
ファメモリ２００ （２０１）に書き込む。
これを交互に繰シ返すことによって、ＣＰＵ１００と、
ＣＰＵ１０１のデータ交換がなされる訳である。
ＣＰＵ１０１のデータ交換がなされる訳である。
以上において、バッファメモｌ７２００，２０１は、常
時、伝送制御回路１４０側、あるいはＣＰＵ１００側に
占有され、並列処理を行うことができる。
時、伝送制御回路１４０側、あるいはＣＰＵ１００側に
占有され、並列処理を行うことができる。
以上の処理を時系列に示したものが第３図である。
第４図は、第２図に示し次データ伝送装置に、伝送デー
タ異常検出回路４００を設けたものでらる。ｉ、４０１
は切替停止信号である。ＨＤＬＣのような、パケット交
換伝送において、一旦伝送パツファメモリ２００（２０
１）に書き込んだデータが誤シで６つ次場合、伝送デー
タ異常検出回路４００は、伝送バッファメモリの切替停
止信号４１０を、メモリアクセスコントロール回路２６
１に与える。これによって、！ｌデータの入っ友伝送バ
ッファメモリは、ＣＰＵ側に接続されな込友め、ＣＰＵ
側は、誤データを取り込むことがなくなる訳である。
タ異常検出回路４００を設けたものでらる。ｉ、４０１
は切替停止信号である。ＨＤＬＣのような、パケット交
換伝送において、一旦伝送パツファメモリ２００（２０
１）に書き込んだデータが誤シで６つ次場合、伝送デー
タ異常検出回路４００は、伝送バッファメモリの切替停
止信号４１０を、メモリアクセスコントロール回路２６
１に与える。これによって、！ｌデータの入っ友伝送バ
ッファメモリは、ＣＰＵ側に接続されな込友め、ＣＰＵ
側は、誤データを取り込むことがなくなる訳である。
第５図に正常時のデータ移動と、異常時のデータ移動の
様子を示す。図中、■は伝送バッファメモリ２００、■
は伝送バッファメモリ２０１を表わしている。
様子を示す。図中、■は伝送バッファメモリ２００、■
は伝送バッファメモリ２０１を表わしている。
正常時は、ＴＯ〜Ｔ６で伝送バッファメモリ■。
■に格納され元データは、Ｔ１〜Ｔ６で、ＣＰＵ側に転
送される。
送される。
異常時の図は、Ｔ３で伝送バッファメモリに格納され次
データが誤ってい九場合、Ｔ４では、ＣＰＵに対しては
、Ｔ２０時点での正常データが、再度アクセスされ、Ｔ
４にて正常に復帰すると、再び、交互切替によシ、デー
タの更新がされることを示している。
データが誤ってい九場合、Ｔ４では、ＣＰＵに対しては
、Ｔ２０時点での正常データが、再度アクセスされ、Ｔ
４にて正常に復帰すると、再び、交互切替によシ、デー
タの更新がされることを示している。
冑、本発明は、データ処理装置間のみならず、データ処
理装置を入出力装置間のデータ交換にも適用できる。
理装置を入出力装置間のデータ交換にも適用できる。
本発明によれば、データ処理装置間、データ処理装置と
入出力装置間のデータ交換を、バッファメモリに対する
競合制御による待ち時間なしで実現できる友め、伝送処
理の高速化の効果がある。
入出力装置間のデータ交換を、バッファメモリに対する
競合制御による待ち時間なしで実現できる友め、伝送処
理の高速化の効果がある。
第１図は本発明を適用し九システムの一例を示す図、第
２図は本発明に係るデータ伝送装置の構成例を示す図、
第３図は本発明のメモリ状態切替の時系列を示す図、第
４図は本発明の変形例を示す図、第５図は第４図におけ
る変形例の動作説明図である。 １００〜１０１・・・データ処理装置（ＣＰＵ）、１１
０〜１１３・・・データ伝送装置、１３０〜１３３・・
・バッファメモリ、１４０〜１４３・・・伝送制御回路
、２００，２０１・・・伝送バッファメモリ。 、
ｆ。
２図は本発明に係るデータ伝送装置の構成例を示す図、
第３図は本発明のメモリ状態切替の時系列を示す図、第
４図は本発明の変形例を示す図、第５図は第４図におけ
る変形例の動作説明図である。 １００〜１０１・・・データ処理装置（ＣＰＵ）、１１
０〜１１３・・・データ伝送装置、１３０〜１３３・・
・バッファメモリ、１４０〜１４３・・・伝送制御回路
、２００，２０１・・・伝送バッファメモリ。 、
ｆ。
Claims (1)
- 【特許請求の範囲】 １、複数のデータ処理装置間又はデータ処理装置と入出
力装置間のデータ交換を行なうデータ伝送装置において
、該データ伝送装置内に複数のバッファメモリを設け、
該複数のバッファメモリのうち一方を読み出しに用いる
場合には、他方を書き込みに用い、前記複数のバッファ
メモリのうち一方を書き込みに用いる場合には他方を読
み出しに用い、バッファメモリを交互に切換えて、デー
タの読み出し及び書き込みを独立して並行に行なうこと
を特徴とするデータ伝送装置。 ２、特許請求の範囲第１項において、前記複数のバッフ
ァメモリはデュアルポートメモリから構成することを特
徴とするデータ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5848185A JPS61217858A (ja) | 1985-03-25 | 1985-03-25 | デ−タ伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5848185A JPS61217858A (ja) | 1985-03-25 | 1985-03-25 | デ−タ伝送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61217858A true JPS61217858A (ja) | 1986-09-27 |
Family
ID=13085620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5848185A Pending JPS61217858A (ja) | 1985-03-25 | 1985-03-25 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61217858A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63206855A (ja) * | 1987-02-23 | 1988-08-26 | Mitsubishi Electric Corp | デ−タ転送装置 |
| JPS6484942A (en) * | 1987-09-25 | 1989-03-30 | Nec Corp | Packet buffer control system |
| JPH0421053A (ja) * | 1990-05-14 | 1992-01-24 | Komatsu Ltd | 非同期データ伝送装置 |
| JPH06259320A (ja) * | 1993-03-04 | 1994-09-16 | Hitachi Ltd | 不揮発性メモリ装置 |
| JP2006092225A (ja) * | 2004-09-24 | 2006-04-06 | Fuji Xerox Co Ltd | コントローラ、データ転送制御装置及びデータ転送制御方法 |
| JP2008204623A (ja) * | 2008-04-07 | 2008-09-04 | Renesas Technology Corp | 不揮発性メモリ装置 |
-
1985
- 1985-03-25 JP JP5848185A patent/JPS61217858A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63206855A (ja) * | 1987-02-23 | 1988-08-26 | Mitsubishi Electric Corp | デ−タ転送装置 |
| JPS6484942A (en) * | 1987-09-25 | 1989-03-30 | Nec Corp | Packet buffer control system |
| JPH0421053A (ja) * | 1990-05-14 | 1992-01-24 | Komatsu Ltd | 非同期データ伝送装置 |
| JPH06259320A (ja) * | 1993-03-04 | 1994-09-16 | Hitachi Ltd | 不揮発性メモリ装置 |
| JP2006092225A (ja) * | 2004-09-24 | 2006-04-06 | Fuji Xerox Co Ltd | コントローラ、データ転送制御装置及びデータ転送制御方法 |
| JP2008204623A (ja) * | 2008-04-07 | 2008-09-04 | Renesas Technology Corp | 不揮発性メモリ装置 |
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