JPS5831531A - エツチング方法 - Google Patents
エツチング方法Info
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- JPS5831531A JPS5831531A JP56128760A JP12876081A JPS5831531A JP S5831531 A JPS5831531 A JP S5831531A JP 56128760 A JP56128760 A JP 56128760A JP 12876081 A JP12876081 A JP 12876081A JP S5831531 A JPS5831531 A JP S5831531A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
- H10W10/0143—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations comprising concurrently refilling multiple trenches having different shapes or dimensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
Landscapes
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明はエツチング方法に関し、詳しくはシリコン基板
に断面形状がＹ形の溝を精度よく形成することのできる
エツチング方法に関する。
に断面形状がＹ形の溝を精度よく形成することのできる
エツチング方法に関する。
半導体材料の微細加工にドライエツチング法が用いら扛
るように′ｌｋシ、第１図に示すようにマスク１の寸法
通りに被エツチング材料２に７１１］工し断面が矩形の
溝３を得ることができるようになった。
るように′ｌｋシ、第１図に示すようにマスク１の寸法
通りに被エツチング材料２に７１１］工し断面が矩形の
溝３を得ることができるようになった。
しかし、半導体集積回路の製造工程において、このよう
な矩形の溝は表面平坦化を行うためには不利である。特
に溝の肩の部分４は溝を埋込み平坦化した後も急峻な段
差として残り易いため、この部分を予め丸めておくエツ
チング法が必要である。
な矩形の溝は表面平坦化を行うためには不利である。特
に溝の肩の部分４は溝を埋込み平坦化した後も急峻な段
差として残り易いため、この部分を予め丸めておくエツ
チング法が必要である。
従来、溝の肩を丸める方法として、第１図１）に示すよ
うに１ずサイドエジチ／グを生じるエツチング法でアン
ダーカット５ｔ−形成してからマスク寸法通りの異方性
エツチング方法う方法などが用いらｎている。しかし、
このような方法ではマスク寸法よりも溝の幅が広がって
し箇うため、微細な溝の形成には適さない。
うに１ずサイドエジチ／グを生じるエツチング法でアン
ダーカット５ｔ−形成してからマスク寸法通りの異方性
エツチング方法う方法などが用いらｎている。しかし、
このような方法ではマスク寸法よりも溝の幅が広がって
し箇うため、微細な溝の形成には適さない。
不発明は上記従来の問題全解決するために行なわｎｆＣ
もので、マスク寸法よりも溝の幅を広げることなしに、
溝の上部に傾斜をもうけることにより、微細でかつ平坦
化に有利な５ｉｓｔ−形成することのできるエツチング
法を提供することを王な目的とする。
もので、マスク寸法よりも溝の幅を広げることなしに、
溝の上部に傾斜をもうけることにより、微細でかつ平坦
化に有利な５ｉｓｔ−形成することのできるエツチング
法を提供することを王な目的とする。
以下、本発明を実施例を参照して詳細に説明する。
実施例１
第２図に従って本発明のエツチング工程を説明する。
Ｓｊの（１００）基板１１畷ＳｉＯ，−？８ｉ、 Ｎ４
などからなるエツチングマスク１２を形成した後に、ヒ
ドラジン溶液を用いた９エツトエツチングまたはＣＣＺ
、ガスを用いたプラズマエツチングを行なって、（１１
１）面１３が工、ツチングさ扛ずに残りマスク端より溝
の内側へ傾斜をもつエツチング溝を形成する。続いて、
Ｃｙ １） （Ｃｈｅｍｉｃａｌｙａｐｏｕｒ ［）
ｅｐｏｓｉｔ’ｉｏｎ ）法で全面にｓｉＱ、膜１４ｔ
−堆積し、第２図（イ）に示した形状を得る。堆積した
ｓｉｏ、膜１４ｔｌ−スパッタエツチング法を用いて膜
厚分だけエツチングすると、エツチングによって膜厚は
深さ方向に膜厚分だけ減少するから、ＷＪｚ図呻）に示
すように傾斜した部分に堆積した５ｉｏｔは完全に除去
さ扛ずエツチング残り１ｓｔ−生じる。（１１１）面ｆ
ｌ（１００）面に対して５５°傾斜しているため、（１
１１）面上に堆積゛した５ｈｏ２膜は深さ方向には１．
７４倍（１／ωＳ５５°倍）の膜厚をもち、膜厚分だけ
８ｉ０！エツチングした後にも深さ方向にもとの膜厚の
０，７４倍の厚さで残すことができる。溝の底１６では
Ｓｉ面が算出しており、残ったＳｉ情脱膜１５マスクと
してＳｉの反応性スパッタエツチング全行うと第２図（
ハ）に示すように溝１６の算出さｎた底部のみがエッチ
さｎて、７字形の溝１７が形成さ扛る。この際に用いた
３ｉの反応性スパッタエツチング条件としては、ＣＣｔ
、にＯｚ’に２０％混合したエツチングガスを用い、ガ
ス圧力５Ｐａ、ｉ％周波電力密度０．４Ｗ／ｃｍ”が適
し、このときＳｉはｓｉｏ、に対して２０倍の選択比で
エツチングできかつサイドエツチングは生じない。
などからなるエツチングマスク１２を形成した後に、ヒ
ドラジン溶液を用いた９エツトエツチングまたはＣＣＺ
、ガスを用いたプラズマエツチングを行なって、（１１
１）面１３が工、ツチングさ扛ずに残りマスク端より溝
の内側へ傾斜をもつエツチング溝を形成する。続いて、
Ｃｙ １） （Ｃｈｅｍｉｃａｌｙａｐｏｕｒ ［）
ｅｐｏｓｉｔ’ｉｏｎ ）法で全面にｓｉＱ、膜１４ｔ
−堆積し、第２図（イ）に示した形状を得る。堆積した
ｓｉｏ、膜１４ｔｌ−スパッタエツチング法を用いて膜
厚分だけエツチングすると、エツチングによって膜厚は
深さ方向に膜厚分だけ減少するから、ＷＪｚ図呻）に示
すように傾斜した部分に堆積した５ｉｏｔは完全に除去
さ扛ずエツチング残り１ｓｔ−生じる。（１１１）面ｆ
ｌ（１００）面に対して５５°傾斜しているため、（１
１１）面上に堆積゛した５ｈｏ２膜は深さ方向には１．
７４倍（１／ωＳ５５°倍）の膜厚をもち、膜厚分だけ
８ｉ０！エツチングした後にも深さ方向にもとの膜厚の
０，７４倍の厚さで残すことができる。溝の底１６では
Ｓｉ面が算出しており、残ったＳｉ情脱膜１５マスクと
してＳｉの反応性スパッタエツチング全行うと第２図（
ハ）に示すように溝１６の算出さｎた底部のみがエッチ
さｎて、７字形の溝１７が形成さ扛る。この際に用いた
３ｉの反応性スパッタエツチング条件としては、ＣＣｔ
、にＯｚ’に２０％混合したエツチングガスを用い、ガ
ス圧力５Ｐａ、ｉ％周波電力密度０．４Ｗ／ｃｍ”が適
し、このときＳｉはｓｉｏ、に対して２０倍の選択比で
エツチングできかつサイドエツチングは生じない。
ナオ、本エツチング工程において、エツチングマスクと
して残す堆積膜の材質は３ｉ０を以外にＳｉ、Ｎ４やＡ
ｔ等でもよく、また、膜を堆積ぜずにＳｉを熱酸化して
８”Ｏｔｔ形成してもよい。っ１す、等号的にＳｉ上に
形成さｎる喚でかっｓｉのエツチングマスクとなるもの
でｈｎばよい。また、この膜のエツチング法としては深
さ方向にのみ進行するエツチング（例えばｌｒガスでの
スバツタエッチングヤフレオンガスを用いた反応性スパ
ッタエツチング）であればよい。
して残す堆積膜の材質は３ｉ０を以外にＳｉ、Ｎ４やＡ
ｔ等でもよく、また、膜を堆積ぜずにＳｉを熱酸化して
８”Ｏｔｔ形成してもよい。っ１す、等号的にＳｉ上に
形成さｎる喚でかっｓｉのエツチングマスクとなるもの
でｈｎばよい。また、この膜のエツチング法としては深
さ方向にのみ進行するエツチング（例えばｌｒガスでの
スバツタエッチングヤフレオンガスを用いた反応性スパ
ッタエツチング）であればよい。
第３図は本発明によって形成さ扛た断面Ｙ字形溝の表面
にＳｉ□、膜１８ｔ−形成した後、溝に充填物１９を埋
込み、Ｓｉ素子の絶縁分離飴域を形成したものである。
にＳｉ□、膜１８ｔ−形成した後、溝に充填物１９を埋
込み、Ｓｉ素子の絶縁分離飴域を形成したものである。
溝が７字形である虎め、充填物１９の高さが多少変動し
ても溝の肩２ｏに急峻な段差を生じることはなく、表面
全なだらかに保つことができる。充填物１９の形成法と
しては一５ｉｏ、や多結晶ＳｉをＣＶＤ法で溝内に堆積
して充填した後、溝以外の堆積膜をホトエツチングで除
去する方法や多結晶ｆ３ｉ″ｌｒ溝の中に選択的に成長
する方法を用いることができる。
ても溝の肩２ｏに急峻な段差を生じることはなく、表面
全なだらかに保つことができる。充填物１９の形成法と
しては一５ｉｏ、や多結晶ＳｉをＣＶＤ法で溝内に堆積
して充填した後、溝以外の堆積膜をホトエツチングで除
去する方法や多結晶ｆ３ｉ″ｌｒ溝の中に選択的に成長
する方法を用いることができる。
実施例２
第４図は本発明によって深さの異なる溝を形成した実施
例を示す。第４図（イ）に示すように、微細□＃１Ｉ２
１では、５ｊ（１１１）面が残るエツチングを行うとエ
ツチング側面のすそが接続してＶ字形の溝になるため、
堆積膜のエツチング後に残った膜２２で溝の全面全被覆
する。広い溝２３では側面のみがエツチング後に残った
膜２４で被覆さｎ底面２５は露出する。この状態で３ｉ
の反応性スパッタエツチングを行うと、ｗＪ４図（ロ）
に示すように微細溝２１はその１１ｖ字形溝２６として
残り、広い溝２３は７字形溝２６よりも深いＹ字形溝２
７となる。
例を示す。第４図（イ）に示すように、微細□＃１Ｉ２
１では、５ｊ（１１１）面が残るエツチングを行うとエ
ツチング側面のすそが接続してＶ字形の溝になるため、
堆積膜のエツチング後に残った膜２２で溝の全面全被覆
する。広い溝２３では側面のみがエツチング後に残った
膜２４で被覆さｎ底面２５は露出する。この状態で３ｉ
の反応性スパッタエツチングを行うと、ｗＪ４図（ロ）
に示すように微細溝２１はその１１ｖ字形溝２６として
残り、広い溝２３は７字形溝２６よりも深いＹ字形溝２
７となる。
このように不発明によ扛は溝の幅によって深さの異なる
溝全同時に形成することができる。
溝全同時に形成することができる。
（１１１）面會残しエツチング側面に傾斜をもうけるエ
ツチング法として、ＣＣｔ、、ＰＣｚ３゜５ｉｃｚａな
どの塩化物ガスを用いた反応性スノくツタエツチング全
周いると、（１１１）面が完全に残らないため傾斜はよ
り垂直に近づく。傾斜角は５５ｃ′〜９０°の範囲で可
変であるため、不発明によって形成できる溝の幅は第５
図（イ）に示すように微細にすることが！きる。浅い溝
３１の深き全りとすると、浅い溝３１の可能な幅りは、
Ｏ＜Ｌ（１，４Ｄの範囲である。深い溝３２の可能な幅
はＬ工りも大きい範囲でめる。したがって不発明では幅
がほとんど下限なく微細な深さの異なる溝を同時に形成
することができる。
ツチング法として、ＣＣｔ、、ＰＣｚ３゜５ｉｃｚａな
どの塩化物ガスを用いた反応性スノくツタエツチング全
周いると、（１１１）面が完全に残らないため傾斜はよ
り垂直に近づく。傾斜角は５５ｃ′〜９０°の範囲で可
変であるため、不発明によって形成できる溝の幅は第５
図（イ）に示すように微細にすることが！きる。浅い溝
３１の深き全りとすると、浅い溝３１の可能な幅りは、
Ｏ＜Ｌ（１，４Ｄの範囲である。深い溝３２の可能な幅
はＬ工りも大きい範囲でめる。したがって不発明では幅
がほとんど下限なく微細な深さの異なる溝を同時に形成
することができる。
１１４５図（りは、上記深さの異なる溝の形成法を用い
て形成さｎたバイポーラＬＳＩのＣＮ分離構造（コレク
タとのコンタクトをとる領域を絶縁分離した構造）を示
す。この構造は、Ｎ１埋込み層３３ｔ−形成したｐ型基
板３４に断差エツチングを行った後、エッチ／グマスク
を除去して薄い熱酸化膜３５を形成し、ｓｉｏ！（また
はｐｏｌｙ ５ｊ）３６で溝を充填したものである。
て形成さｎたバイポーラＬＳＩのＣＮ分離構造（コレク
タとのコンタクトをとる領域を絶縁分離した構造）を示
す。この構造は、Ｎ１埋込み層３３ｔ−形成したｐ型基
板３４に断差エツチングを行った後、エッチ／グマスク
を除去して薄い熱酸化膜３５を形成し、ｓｉｏ！（また
はｐｏｌｙ ５ｊ）３６で溝を充填したものである。
ここで、深い溝３７は素子間の絶縁分離に用いるためＮ
ｅ層を突き抜ける深はとし、洩い溝３８はエミッタおよ
びベースを形成する領域３９とコレクタとのコンタクト
ラとる働竣４０を絶縁分離するためＮ９層に達する深さ
とする。
ｅ層を突き抜ける深はとし、洩い溝３８はエミッタおよ
びベースを形成する領域３９とコレクタとのコンタクト
ラとる働竣４０を絶縁分離するためＮ９層に達する深さ
とする。
このようにして絶縁分１ｌ１１１−行うと、１つのマス
クで深さの異なる給縁分離頓域を形成することができ、
しかも絶縁分離領域を微細にできるので素上部には傾斜
ができるため溝の充填物の過不足による急峻な段差を緩
和できる。
クで深さの異なる給縁分離頓域を形成することができ、
しかも絶縁分離領域を微細にできるので素上部には傾斜
ができるため溝の充填物の過不足による急峻な段差を緩
和できる。
上記説明から明らかなように、本発明によ扛は形成する
ことも可能であり、各種半導体装置の絶縁分離に極めて
有用でおる。
ことも可能であり、各種半導体装置の絶縁分離に極めて
有用でおる。
す図でおる。
１．１２．１４・・・絶縁膜、２．１１・・・基板、１
５゜２２．２４・・・エッチ後に残った絶縁膜、１９・
・・多結晶シリコン。
５゜２２．２４・・・エッチ後に残った絶縁膜、１９・
・・多結晶シリコン。
Claims (1)
- 【特許請求の範囲】 １、・下記工程を含むエツチング方法 （１） 半導体基板に、側面が傾斜し、がっ、底面が
上記基板表面と実質的に平行な孔を形成する工程。 Ｑ） 上記孔の表面を少なくとも覆う絶縁膜を被出させ
る工程。 （４） 上記側面上に残っ友絶縁膜をマスクにしてエ
ツチングを行ない、断面形状がＹ字形の孔を形成する工
程。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128760A JPS5831531A (ja) | 1981-08-19 | 1981-08-19 | エツチング方法 |
| EP81304255A EP0048175B1 (en) | 1980-09-17 | 1981-09-16 | Semiconductor device and method of manufacturing the same |
| DE8181304255T DE3174468D1 (en) | 1980-09-17 | 1981-09-16 | Semiconductor device and method of manufacturing the same |
| US06/733,406 US4635090A (en) | 1980-09-17 | 1985-05-13 | Tapered groove IC isolation |
| US06/891,174 US5128743A (en) | 1980-09-17 | 1986-07-31 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128760A JPS5831531A (ja) | 1981-08-19 | 1981-08-19 | エツチング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5831531A true JPS5831531A (ja) | 1983-02-24 |
| JPH04390B2 JPH04390B2 (ja) | 1992-01-07 |
Family
ID=14992781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56128760A Granted JPS5831531A (ja) | 1980-09-17 | 1981-08-19 | エツチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5831531A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6548371B2 (en) | 1998-11-25 | 2003-04-15 | Oki Electric Industry Co., Ltd. | Method of forming a groove-like area in a semiconductor device |
| US6849919B2 (en) | 2001-08-13 | 2005-02-01 | Renesas Technology Corp. | Method of fabricating a semiconductor device with a trench isolation structure and resulting semiconductor device |
| JP2018032757A (ja) * | 2016-08-25 | 2018-03-01 | キヤノン株式会社 | 半導体装置及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52154351A (en) * | 1976-06-18 | 1977-12-22 | Hitachi Ltd | Formation of electrode contact holes in semiconductor devices |
| JPS5562733A (en) * | 1978-11-03 | 1980-05-12 | Ibm | Method of forming narrow region on silicon substrate |
| JPS5612747A (en) * | 1979-07-12 | 1981-02-07 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
-
1981
- 1981-08-19 JP JP56128760A patent/JPS5831531A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52154351A (en) * | 1976-06-18 | 1977-12-22 | Hitachi Ltd | Formation of electrode contact holes in semiconductor devices |
| JPS5562733A (en) * | 1978-11-03 | 1980-05-12 | Ibm | Method of forming narrow region on silicon substrate |
| JPS5612747A (en) * | 1979-07-12 | 1981-02-07 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6548371B2 (en) | 1998-11-25 | 2003-04-15 | Oki Electric Industry Co., Ltd. | Method of forming a groove-like area in a semiconductor device |
| US6849919B2 (en) | 2001-08-13 | 2005-02-01 | Renesas Technology Corp. | Method of fabricating a semiconductor device with a trench isolation structure and resulting semiconductor device |
| US7268056B2 (en) | 2001-08-13 | 2007-09-11 | Renesas Technology Corp. | Method of fabricating a semiconductor device with a trench isolation structure and resulting semiconductor device |
| US7326627B2 (en) | 2001-08-13 | 2008-02-05 | Renesas Technology Corp. | Method of fabricating a semiconductor device with a trench isolation structure and resulting semiconductor device |
| US7808031B2 (en) | 2001-08-13 | 2010-10-05 | Renesas Technology Corp. | Method of fabricating a semiconductor device with a trench isolation structure and resulting semiconductor device |
| JP2018032757A (ja) * | 2016-08-25 | 2018-03-01 | キヤノン株式会社 | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04390B2 (ja) | 1992-01-07 |
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