JPS6310899B2 - - Google Patents
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- JPS6310899B2 JPS6310899B2 JP57052088A JP5208882A JPS6310899B2 JP S6310899 B2 JPS6310899 B2 JP S6310899B2 JP 57052088 A JP57052088 A JP 57052088A JP 5208882 A JP5208882 A JP 5208882A JP S6310899 B2 JPS6310899 B2 JP S6310899B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- groove
- substrate
- sio
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
- H10W10/0145—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations of trenches having shapes other than rectangular or V-shape
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
Landscapes
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置、特にバイポーラ大規模集
積回路等に関し、素子分離領域形成のための溝等
の反応性スパツタエツチングによつて形成された
エツチング面の整形に関する。
積回路等に関し、素子分離領域形成のための溝等
の反応性スパツタエツチングによつて形成された
エツチング面の整形に関する。
(b) 技術の背景
情報処理装置のコストパフオーマンスの一層の
向上はこれに使用される半導体装置にかかつてい
ると目され、論理素子の高速化、低消費電力化、
記憶素子の大量化が強力に推進されている。
向上はこれに使用される半導体装置にかかつてい
ると目され、論理素子の高速化、低消費電力化、
記憶素子の大量化が強力に推進されている。
バイポーラ大規模集積回路（以下LSIという）
についても、集積規模、回路速度及び消費電力等
について急速な向上が重ねられているが、これは
プロセス技術と回路技術の総合的進歩によつて達
成されたものである。
についても、集積規模、回路速度及び消費電力等
について急速な向上が重ねられているが、これは
プロセス技術と回路技術の総合的進歩によつて達
成されたものである。
バイポーラ集積回路における素子分離技術の
LSIに到る進歩は、そのプロセス技術の進歩の中
で大きい比重を占めており、集積度の向上と特性
改善の両面に寄与している。
LSIに到る進歩は、そのプロセス技術の進歩の中
で大きい比重を占めており、集積度の向上と特性
改善の両面に寄与している。
(c) 従来技術と問題点
素子分離技術として集積回路の誕生のとき以来
用いられた接合分離方式では逆バイアスされた
pn接合には大きな寄生容量が発生するのに対し、
酸化膜障壁で必要な分離を施すことによつて寄生
容量を大幅に軽減し、かつ素子分離領域を大幅に
減少するアイソプレーナ（Isoplanar）法等が提
供され、更に第１図に断面図を示すIOP
（Isolation with Oxide and Polysilicon）もし
くはVIP（Ｖ―groove Isolation
Polycrystalbackfill）と呼ばれる素子分離法が一
既にバイポーラメモリLSIに実用化されている。
用いられた接合分離方式では逆バイアスされた
pn接合には大きな寄生容量が発生するのに対し、
酸化膜障壁で必要な分離を施すことによつて寄生
容量を大幅に軽減し、かつ素子分離領域を大幅に
減少するアイソプレーナ（Isoplanar）法等が提
供され、更に第１図に断面図を示すIOP
（Isolation with Oxide and Polysilicon）もし
くはVIP（Ｖ―groove Isolation
Polycrystalbackfill）と呼ばれる素子分離法が一
既にバイポーラメモリLSIに実用化されている。
第１図において、１はp-―Si基板であつて、表
面の面指数は（100）である。２はn+―埋込層、
３はp+―チヤネルカツト層、４はn-―エピタキ
シヤル成長層、５はSiO2膜を示す。素子分類領
域Ａ及びコレクタ分離領域Ｂは、水酸化カリウム
（KOH）溶液による異方性エツチングにより形成
されたＶ溝にSiO2膜６を形成し、多結晶Si７を
充填してその表面にSiO2膜８を形成することに
よつて形成される。
面の面指数は（100）である。２はn+―埋込層、
３はp+―チヤネルカツト層、４はn-―エピタキ
シヤル成長層、５はSiO2膜を示す。素子分類領
域Ａ及びコレクタ分離領域Ｂは、水酸化カリウム
（KOH）溶液による異方性エツチングにより形成
されたＶ溝にSiO2膜６を形成し、多結晶Si７を
充填してその表面にSiO2膜８を形成することに
よつて形成される。
しかしながらこのＶ溝IOP法による素子分離に
おいては、素子分離領域Ｂの幅がエピタキシヤル
成長層４の厚さなどの深さ方向の条件によつて制
限されるために、LSIの集積度向上に限界があ
る。
おいては、素子分離領域Ｂの幅がエピタキシヤル
成長層４の厚さなどの深さ方向の条件によつて制
限されるために、LSIの集積度向上に限界があ
る。
この問題を解決するために、前記Ｖ溝IOP法を
拡張し、素子分離溝をSiの反応性スパツタエツチ
ングによつて字状に形成する方法が最近提供さ
れている。既に知られているこのＵ溝を形成する
反応性スパツタエツチング法は四塩化炭素
（CCl4）もしくはCCl4に例えば20〔％〕程度の酸
化（O2）を添加した混合気体をエツチヤントす
るものである。
拡張し、素子分離溝をSiの反応性スパツタエツチ
ングによつて字状に形成する方法が最近提供さ
れている。既に知られているこのＵ溝を形成する
反応性スパツタエツチング法は四塩化炭素
（CCl4）もしくはCCl4に例えば20〔％〕程度の酸
化（O2）を添加した混合気体をエツチヤントす
るものである。
しかしながら、CCl4もしくはO2を添加した
CCl4をエツチヤントとする反応性スパツタエツ
チング法は下記の問題点を伴つている。すなわ
ち、第２図の断面図に示す如く、p-―Si基板１１
にn+―埋込層１２、n-―エピタキシヤル成長層
１３、SiO2膜１４及びSi3N4膜１５を設けて溝
を前記エツチング法によつて形成するならば不純
物濃度の高い埋込層１２においてサイドエツチン
グを生じ、溝の形状は図示の如くアンダーカツト
されてその後の製造工程の障害となり、LSIの特
性、信頼性を低下させる。
CCl4をエツチヤントとする反応性スパツタエツ
チング法は下記の問題点を伴つている。すなわ
ち、第２図の断面図に示す如く、p-―Si基板１１
にn+―埋込層１２、n-―エピタキシヤル成長層
１３、SiO2膜１４及びSi3N4膜１５を設けて溝
を前記エツチング法によつて形成するならば不純
物濃度の高い埋込層１２においてサイドエツチン
グを生じ、溝の形状は図示の如くアンダーカツト
されてその後の製造工程の障害となり、LSIの特
性、信頼性を低下させる。
本発明者は前記のCCl4もしくはO2を添加した
CCl4をエツチヤントとする反応性スパツタエツ
チング法における問題点を解決するために、
CCl4と三塩化硼素（BCl3）との混合気体を用い
る反応性スパツタエツチング法を提案した。以下
その提案の概要を実施例によつて説明する。
CCl4をエツチヤントとする反応性スパツタエツ
チング法における問題点を解決するために、
CCl4と三塩化硼素（BCl3）との混合気体を用い
る反応性スパツタエツチング法を提案した。以下
その提案の概要を実施例によつて説明する。
第３図はその実施例の断面図である。図におい
て、２１はp-―Si基板、２２はn+―埋込層、２
３はn-―エピタキシヤル成長層、２４はSiO2膜
である。窒化シリコン（Si3N4）膜及び燐硅酸ガ
ラス（以下PSGという）膜（いずれも図に示さ
れていない）をSiO2膜２４上に設け、PSG膜を
マスクとし、CCl4とBCl3との混合気体をエツチ
ヤントとする反応性スパツタエツチンゲによつ
て、n+―埋込層２２を貫通する深さにｕ字形の
溝を形成し、このｕ溝の面にSiO2膜２５、ｕ溝
の下部にチヤネルカツトとするp+領域２６を設
け、しかる後にｕ溝内に多結晶―Si２７を充填
し、多結晶Si２７の表面にSiO2膜２８を形成す
るものである。
て、２１はp-―Si基板、２２はn+―埋込層、２
３はn-―エピタキシヤル成長層、２４はSiO2膜
である。窒化シリコン（Si3N4）膜及び燐硅酸ガ
ラス（以下PSGという）膜（いずれも図に示さ
れていない）をSiO2膜２４上に設け、PSG膜を
マスクとし、CCl4とBCl3との混合気体をエツチ
ヤントとする反応性スパツタエツチンゲによつ
て、n+―埋込層２２を貫通する深さにｕ字形の
溝を形成し、このｕ溝の面にSiO2膜２５、ｕ溝
の下部にチヤネルカツトとするp+領域２６を設
け、しかる後にｕ溝内に多結晶―Si２７を充填
し、多結晶Si２７の表面にSiO2膜２８を形成す
るものである。
先に述べた如く反応性スパツタエツチング法に
おいて、CCl4にBCl3を添加してスパツタ性を強
化したエツチヤントを用いることによつて、不純
物濃度の高い埋込層におけるアンダーカツトを除
去することができる。しかしながら、この様なス
パツタ性の強いエツチング法をシリコン基板に実
施する場合には、下記の問題点が付随する。
おいて、CCl4にBCl3を添加してスパツタ性を強
化したエツチヤントを用いることによつて、不純
物濃度の高い埋込層におけるアンダーカツトを除
去することができる。しかしながら、この様なス
パツタ性の強いエツチング法をシリコン基板に実
施する場合には、下記の問題点が付随する。
すなわち、第４図ａに断面図を示す如く、例え
ばp-―Si基板３１にn+―埋込層３２、n-―エピ
タキシヤル成長層３３を形成し、SiO2膜３４、
Si3N4膜３５及びPSG膜３６に予めパターンを形
成し、PSG膜３６をマスクとして、前述のCCl4
とBCl3との混合気体の如くスパツタ性の強いエ
ツチヤントを用いる反応性スパツタエツチングに
よつてＵ溝３７を形成する場合に、Ｕ溝の底部は
滑らかな形状となり難く、図に示す如くＵ溝底の
端部に切込み３８が発生する。
ばp-―Si基板３１にn+―埋込層３２、n-―エピ
タキシヤル成長層３３を形成し、SiO2膜３４、
Si3N4膜３５及びPSG膜３６に予めパターンを形
成し、PSG膜３６をマスクとして、前述のCCl4
とBCl3との混合気体の如くスパツタ性の強いエ
ツチヤントを用いる反応性スパツタエツチングに
よつてＵ溝３７を形成する場合に、Ｕ溝の底部は
滑らかな形状となり難く、図に示す如くＵ溝底の
端部に切込み３８が発生する。
この様な形状のｕ溝内壁に第４図ｂの断面図に
示す如くSiO2膜３９を形成するならば、切込み
３８の部分にその際に生ずる体積増加等によつて
強いストレスを生じ、Si基板３１に結晶欠陥を誘
起して、LSI等の半導体装置の特性、信頼性を損
う結果となる。
示す如くSiO2膜３９を形成するならば、切込み
３８の部分にその際に生ずる体積増加等によつて
強いストレスを生じ、Si基板３１に結晶欠陥を誘
起して、LSI等の半導体装置の特性、信頼性を損
う結果となる。
(d) 発明の目的
本発明はバイポーラLSI等の素子分離その他の
目的のために、シリコン基板にスパツタ性の強い
反応性スパツタエツチングによつてシリコン基体
に溝状等の選択的エツチングを行ない、しかる後
に該エツチング面に酸化膜を形成する際に、シリ
コン基体特に基板に前記障害を発生させない半導
体装置の製造方法を提供することを目的とする。
目的のために、シリコン基板にスパツタ性の強い
反応性スパツタエツチングによつてシリコン基体
に溝状等の選択的エツチングを行ない、しかる後
に該エツチング面に酸化膜を形成する際に、シリ
コン基体特に基板に前記障害を発生させない半導
体装置の製造方法を提供することを目的とする。
(e) 発明の構成
本発明の前記目的は、半導体基体を反応性スパ
ツタエツチングによつて選択エツチングし、前記
半導体基体に溝を形成する工程と、前記溝内の半
導体露出面をウエツトエツチングする工程と前記
溝内に絶縁膜を形成する工程とを含む製造方法に
より達成される。
ツタエツチングによつて選択エツチングし、前記
半導体基体に溝を形成する工程と、前記溝内の半
導体露出面をウエツトエツチングする工程と前記
溝内に絶縁膜を形成する工程とを含む製造方法に
より達成される。
(f) 発明の実施例
以下本発明を実施例により図面を参照して具体
的に説明する。
的に説明する。
第５図ａ及びｂは本発明の第一の実施例を示す
断面図であるが、製造工程の最初に遡つて概要を
説明する。
断面図であるが、製造工程の最初に遡つて概要を
説明する。
第４図ａに示す如く、p-―Si基板３１の全表面
に砒素（As）アンチモン（Sb）等のｎ形不純物
を拡散してn+―埋込層３２を設けた後にn-―エ
ピタキシヤル成長層３３を形成し、更に化学気相
成長法（以下CVD法という）によつて、厚さ約
100〔nm〕のSiO2膜３４、厚さ約200〔nm〕の
Si3N4膜３５、厚さ約1.0〔μm〕の燐硅酸ガラス
（以下PSGという）膜３６を順次形成し、素子分
離領域とする位置のPSG膜３６Si3N4膜３５及び
SiO2膜３４を選択的に除去する。
に砒素（As）アンチモン（Sb）等のｎ形不純物
を拡散してn+―埋込層３２を設けた後にn-―エ
ピタキシヤル成長層３３を形成し、更に化学気相
成長法（以下CVD法という）によつて、厚さ約
100〔nm〕のSiO2膜３４、厚さ約200〔nm〕の
Si3N4膜３５、厚さ約1.0〔μm〕の燐硅酸ガラス
（以下PSGという）膜３６を順次形成し、素子分
離領域とする位置のPSG膜３６Si3N4膜３５及び
SiO2膜３４を選択的に除去する。
次いで前記基体を反応性スパツタエツチング室
内の例えば平行平板電極上に配置し、CCl4100
〔c.c.／min〕に対しBCl350乃至100〔c.c.／min〕程
度の流量比例えば約70〔c.c.／min〕の流量比で圧
力0.1〔Torr〕程度に混合気体を導入し、500〔Ｗ〕
乃至１〔KW〕程度、例えば約650〔Ｗ〕の高周波
電力を印加することによつてＵ字形の溝３７をエ
ピタキシヤル層３３及びn+―埋込層３２を貫通
して半導体基板３１に到達する深さに形成する。
内の例えば平行平板電極上に配置し、CCl4100
〔c.c.／min〕に対しBCl350乃至100〔c.c.／min〕程
度の流量比例えば約70〔c.c.／min〕の流量比で圧
力0.1〔Torr〕程度に混合気体を導入し、500〔Ｗ〕
乃至１〔KW〕程度、例えば約650〔Ｗ〕の高周波
電力を印加することによつてＵ字形の溝３７をエ
ピタキシヤル層３３及びn+―埋込層３２を貫通
して半導体基板３１に到達する深さに形成する。
この際に先に述べたようにｕ溝３７の底部に図
に示す如き切込み３８が発生する。
に示す如き切込み３８が発生する。
そこで、本発明によれば、第４図ａに示す反応
性スパツタエツチング後に、更に硝酸
（HNO3）：弗酸（HF）＝500：１程度の混合液に
よるウエツトエツチングを例えば６乃至８分間エ
ツチング量として150乃至200〔nm〕行なうことに
よつて、第４図ａに示した状態のエツチング面を
滑らかな形状に整形する。かかる状態を第５図ａ
に示す。
性スパツタエツチング後に、更に硝酸
（HNO3）：弗酸（HF）＝500：１程度の混合液に
よるウエツトエツチングを例えば６乃至８分間エ
ツチング量として150乃至200〔nm〕行なうことに
よつて、第４図ａに示した状態のエツチング面を
滑らかな形状に整形する。かかる状態を第５図ａ
に示す。
第５図ｂはこの整形されたエツチング面を酸化
して、SiO2膜３９を形成した状態を示す。
して、SiO2膜３９を形成した状態を示す。
また第６図ａ及びｂは本発明の第二の実施例を
示す断面図である。
示す断面図である。
本実施例においては、p-―Si基板３１の表面の
面指数を（100）とし、前記実施例と同様にして
第４図ａのｕ溝３７を設けている。しかる後に
KOHによるウエツトエツチングを例えば温度70
〔℃〕、時間数10秒乃至１分間程度行なうことによ
つて、エツチング面を第６図ａに示した滑らかな
形状に整形し、しかる後に、第６図ｂに示す如く
この整形されたエツチング面を酸化してSiO2膜
３９を形成する。
面指数を（100）とし、前記実施例と同様にして
第４図ａのｕ溝３７を設けている。しかる後に
KOHによるウエツトエツチングを例えば温度70
〔℃〕、時間数10秒乃至１分間程度行なうことによ
つて、エツチング面を第６図ａに示した滑らかな
形状に整形し、しかる後に、第６図ｂに示す如く
この整形されたエツチング面を酸化してSiO2膜
３９を形成する。
前記第一の実施例のHNO3とHFの混合液の如
く等方性エツチヤントを用いる場合には、基板の
面指数は拘束されず、不純物濃度差の影響を無視
できるが、反面溝の側面にもエツチング効果が及
ぶために、目的とする溝幅に対して、反応性スパ
ツタエツチングの際の溝幅は、ウエツトエツチン
グ相当分だけ狭くする必要がある。
く等方性エツチヤントを用いる場合には、基板の
面指数は拘束されず、不純物濃度差の影響を無視
できるが、反面溝の側面にもエツチング効果が及
ぶために、目的とする溝幅に対して、反応性スパ
ツタエツチングの際の溝幅は、ウエツトエツチン
グ相当分だけ狭くする必要がある。
また第二の実施例のKOH溶液の如く、異方性
エツチヤントを用いる場合には、基板の面指数は
（100）に限定され、かつ、エツチング時間を制限
することが必要である。
エツチヤントを用いる場合には、基板の面指数は
（100）に限定され、かつ、エツチング時間を制限
することが必要である。
(g) 発明の効果
本発明は以上説明した如く、バイポーラLSIの
素子分離等に拡張されたIOP法を適用するため
に、例えばCCl4とBCl3との混合気体をエツチヤ
ントとするなどスパツタ性の強い反応性スパツタ
エツチングによつて、シリコン基体表面に垂直な
側面を有する溝を形成した後に、等方性もしくは
異方性のウエツトエツチングを行つて、該溝底部
に生ずる切込みを除去するなどエツチング面を整
形し、しかる後に該エツチング面に酸化膜を形成
することによつて、基板にストレスを発生するこ
とを防止し、半導体装置の特性、信頼性を向上
し、集積度の向上に寄与するものである。
素子分離等に拡張されたIOP法を適用するため
に、例えばCCl4とBCl3との混合気体をエツチヤ
ントとするなどスパツタ性の強い反応性スパツタ
エツチングによつて、シリコン基体表面に垂直な
側面を有する溝を形成した後に、等方性もしくは
異方性のウエツトエツチングを行つて、該溝底部
に生ずる切込みを除去するなどエツチング面を整
形し、しかる後に該エツチング面に酸化膜を形成
することによつて、基板にストレスを発生するこ
とを防止し、半導体装置の特性、信頼性を向上
し、集積度の向上に寄与するものである。
第１図乃至第３図、第４図ａ及びｂは従来例を
示す断面図、第５図ａ，ｂ、第６図ａ及びｂは本
発明の実施例を示す断面図である。 図において、１はSi基板、２は埋込層、３はチ
ヤネルカツト層、４はエピタキシヤル成長層、５
はSiO2膜、６はSiO2膜、７は多結晶Si層８は
SiO2膜、１１はSi基板、１２は埋込層、１３は
エピタキシヤル成長層、２１はSi基板、２２は埋
込層、２３はエピタキシヤル成長層、２４は
SiO2膜、２５はSiO2膜、２６はp+領域、２７は
多結晶Si層、２８はSiO2膜、３１はSi基板、３２
は埋込層、３３はエピタキシヤル成長層、３４は
SiO2膜、３５はSi3N4膜、３６はPSG膜、３７は
溝、３８は切込み、３９はSiO2膜を示す。
示す断面図、第５図ａ，ｂ、第６図ａ及びｂは本
発明の実施例を示す断面図である。 図において、１はSi基板、２は埋込層、３はチ
ヤネルカツト層、４はエピタキシヤル成長層、５
はSiO2膜、６はSiO2膜、７は多結晶Si層８は
SiO2膜、１１はSi基板、１２は埋込層、１３は
エピタキシヤル成長層、２１はSi基板、２２は埋
込層、２３はエピタキシヤル成長層、２４は
SiO2膜、２５はSiO2膜、２６はp+領域、２７は
多結晶Si層、２８はSiO2膜、３１はSi基板、３２
は埋込層、３３はエピタキシヤル成長層、３４は
SiO2膜、３５はSi3N4膜、３６はPSG膜、３７は
溝、３８は切込み、３９はSiO2膜を示す。
Claims (1)
- 【特許請求の範囲】 １ 面指数が（100）である半導体基体を反応性
スパツタエツチングによつて選択エツチングし、
前記半導体基体に溝を形成する工程と、 該基体の（111）面方向に依存し、該（111）面
を表出する異方性エツチング液により、該溝底面
の角部における切込みを緩和し、且つ該底面がＶ
形に形成されない程度エツチングする工程と、 前記溝内に絶縁膜を形成する工程とを備えてな
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052088A JPS58168261A (ja) | 1982-03-30 | 1982-03-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052088A JPS58168261A (ja) | 1982-03-30 | 1982-03-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58168261A JPS58168261A (ja) | 1983-10-04 |
| JPS6310899B2 true JPS6310899B2 (ja) | 1988-03-10 |
Family
ID=12905068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57052088A Granted JPS58168261A (ja) | 1982-03-30 | 1982-03-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58168261A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4468285A (en) * | 1983-12-22 | 1984-08-28 | Advanced Micro Devices, Inc. | Plasma etch process for single-crystal silicon with improved selectivity to silicon dioxide |
| US4456501A (en) * | 1983-12-22 | 1984-06-26 | Advanced Micro Devices, Inc. | Process for dislocation-free slot isolations in device fabrication |
| US4534826A (en) * | 1983-12-29 | 1985-08-13 | Ibm Corporation | Trench etch process for dielectric isolation |
| JPS6123338A (ja) * | 1984-07-11 | 1986-01-31 | Sony Corp | 半導体装置の製造方法 |
| JPS62149153A (ja) * | 1985-09-17 | 1987-07-03 | Fujitsu Ltd | 埋込型素子分離溝の構造とその形成方法 |
| US4693781A (en) * | 1986-06-26 | 1987-09-15 | Motorola, Inc. | Trench formation process |
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-
1982
- 1982-03-30 JP JP57052088A patent/JPS58168261A/ja active Granted
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