JPH04390B2 - - Google Patents
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- JPH04390B2 JPH04390B2 JP56128760A JP12876081A JPH04390B2 JP H04390 B2 JPH04390 B2 JP H04390B2 JP 56128760 A JP56128760 A JP 56128760A JP 12876081 A JP12876081 A JP 12876081A JP H04390 B2 JPH04390 B2 JP H04390B2
- Authority
- JP
- Japan
- Prior art keywords
- etching
- groove
- substrate
- film
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
- H10W10/0143—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations comprising concurrently refilling multiple trenches having different shapes or dimensions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
Landscapes
- Element Separation (AREA)
- Drying Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明はエツチング方法に関し、詳しくはシリ
コン基板に断面形状がＹ形の溝を精度よく形成す
ることのできるエツチング方法に関する。
コン基板に断面形状がＹ形の溝を精度よく形成す
ることのできるエツチング方法に関する。
半導体材料の微細加工にドライエツチング法が
用いられるようになり、第１図に示すようにマス
ク１の寸法通りに被エツチング材料２を加工し断
面が矩形の溝３を得ることができるようになつ
た。しかし、半導体集積回路の製造工程におい
て、このような矩形の溝は表面平坦化を行うため
には不利である。特に溝の肩の部分４は溝を埋込
み平坦化した後も急峻な段差として残り易いた
め、この部分を予め丸めておくエツチング法が必
要である。従来、溝の肩を丸める方法として、第
１図ロに示すようにまずサイドエツチングを生じ
るエツチング法でアンダーカツト５を形成してか
らマスク寸法通りの異方性エツチングを行う方法
などが用いられている。しかし、このような方法
ではマスク寸法よりも溝の幅が広がつてしまうた
め、微細な溝の形成には適さない。
用いられるようになり、第１図に示すようにマス
ク１の寸法通りに被エツチング材料２を加工し断
面が矩形の溝３を得ることができるようになつ
た。しかし、半導体集積回路の製造工程におい
て、このような矩形の溝は表面平坦化を行うため
には不利である。特に溝の肩の部分４は溝を埋込
み平坦化した後も急峻な段差として残り易いた
め、この部分を予め丸めておくエツチング法が必
要である。従来、溝の肩を丸める方法として、第
１図ロに示すようにまずサイドエツチングを生じ
るエツチング法でアンダーカツト５を形成してか
らマスク寸法通りの異方性エツチングを行う方法
などが用いられている。しかし、このような方法
ではマスク寸法よりも溝の幅が広がつてしまうた
め、微細な溝の形成には適さない。
本発明は上記従来の問題を解決するために行な
われたもので、マスク寸法よりも溝の幅を広げる
ことなしに、溝の上部に傾斜をもうけることによ
り、微細でか平坦化に有利なSi溝を形成すること
のできるエツチング法を提供することを主な目的
とする。
われたもので、マスク寸法よりも溝の幅を広げる
ことなしに、溝の上部に傾斜をもうけることによ
り、微細でか平坦化に有利なSi溝を形成すること
のできるエツチング法を提供することを主な目的
とする。
以下、本発明を実施例を参照して詳細に説明す
る。
る。
実施例 １
第２図に従つて本発明のエツチング工程を説明
する。
する。
Siの（100）基板１１にSiO2やSi3N4などから
なるエツチングマスク１２を形成した後に、ヒド
ラジン溶液を用いたウエツトエツチングまたは
CCl4ガスを用いたプラズマエツチングを行なつ
て、（111）面１３がエツチングされずに残りマス
ク端より溝の内側へ傾斜をもつエツチング溝を形
成する。続いて、CVD（Chemical Vapour
Deposition）法で全面にSiO2膜１４を堆積し、
第２図イに示した形状を得る。堆積したSiO2膜
１４をスパツタエツチング法を用いて膜厚分だけ
エツチングすると、エツチングによつて膜厚は深
さ方向に膜厚分だけ減少するから、第２図ロに示
すように傾斜した部分に堆積したSiO2は完全に
除去されずエツチング残り１５を生じる。（111）
面は（100）面に対して55゜傾斜しているため、
（111）面上に堆積したSiO2膜は深さ方向には1.74
倍（１／cos55゜倍）の膜厚をもち、膜厚分だけ
SiO2エツチングした後にも深さ方向にもとの膜
厚の0.74倍の厚さで残すことができる。溝の底１
６ではSi面が露出しており、残つたSiO2膜１５
をマスクとしてSiの反応性スパツタエツチングを
行うと第２図ハに示すように溝１６の露出された
底部のみがエツチされて、Ｙ字形の溝１７が形成
される。この際に用いたSiの反応性スパツタエツ
チング条件としては、CCl4にO2を20％混合した
エツチングガスを用い、ガス圧力5Pa、高周波電
力密度0.4W／cm2が適し、このときSiはSiO2に対
して20倍の選択比でエツチングできかつサイドエ
ツチングは生じない。
なるエツチングマスク１２を形成した後に、ヒド
ラジン溶液を用いたウエツトエツチングまたは
CCl4ガスを用いたプラズマエツチングを行なつ
て、（111）面１３がエツチングされずに残りマス
ク端より溝の内側へ傾斜をもつエツチング溝を形
成する。続いて、CVD（Chemical Vapour
Deposition）法で全面にSiO2膜１４を堆積し、
第２図イに示した形状を得る。堆積したSiO2膜
１４をスパツタエツチング法を用いて膜厚分だけ
エツチングすると、エツチングによつて膜厚は深
さ方向に膜厚分だけ減少するから、第２図ロに示
すように傾斜した部分に堆積したSiO2は完全に
除去されずエツチング残り１５を生じる。（111）
面は（100）面に対して55゜傾斜しているため、
（111）面上に堆積したSiO2膜は深さ方向には1.74
倍（１／cos55゜倍）の膜厚をもち、膜厚分だけ
SiO2エツチングした後にも深さ方向にもとの膜
厚の0.74倍の厚さで残すことができる。溝の底１
６ではSi面が露出しており、残つたSiO2膜１５
をマスクとしてSiの反応性スパツタエツチングを
行うと第２図ハに示すように溝１６の露出された
底部のみがエツチされて、Ｙ字形の溝１７が形成
される。この際に用いたSiの反応性スパツタエツ
チング条件としては、CCl4にO2を20％混合した
エツチングガスを用い、ガス圧力5Pa、高周波電
力密度0.4W／cm2が適し、このときSiはSiO2に対
して20倍の選択比でエツチングできかつサイドエ
ツチングは生じない。
なお、本エツチング工程において、エツチング
マスクとして残す堆積膜の材質はSiO2以外に
Si3N4やAl等でもよく、また、膜を堆積せずにSi
を熱酸化してSiO2を形成してもよい。つまり、
等方的にSi上に形成される膜でかつSiのエツチン
グマスクとなるものであればよい。また、この膜
のエツチング法としては深さ方向にのみ進行する
エツチング（例えばArガスでのスパツタエツチ
ングやフレオンガスを用いた反応性スパツタエツ
チング）であればよい。
マスクとして残す堆積膜の材質はSiO2以外に
Si3N4やAl等でもよく、また、膜を堆積せずにSi
を熱酸化してSiO2を形成してもよい。つまり、
等方的にSi上に形成される膜でかつSiのエツチン
グマスクとなるものであればよい。また、この膜
のエツチング法としては深さ方向にのみ進行する
エツチング（例えばArガスでのスパツタエツチ
ングやフレオンガスを用いた反応性スパツタエツ
チング）であればよい。
第３図は本発明によつて形成された断面Ｙ字形
溝の表面にSiO2膜１８を形成した後、溝に充填
物１９を埋込み、Si素子の絶縁分離領域を形成し
たものである。溝がＹ字形であるため、充填物１
９の高さが多少変動しても溝の肩２０に急峻な段
差を生じることはなく、表面をなだらかに保つこ
とができる。充填物１９の形成法としては、
SiO2や多結晶SiをCVD法で溝内に堆積して充填
した後、溝以外の堆積膜をホトエツチングで除去
する方法や多結晶Siを溝の中に選択的に成長する
方法を用いることができる。
溝の表面にSiO2膜１８を形成した後、溝に充填
物１９を埋込み、Si素子の絶縁分離領域を形成し
たものである。溝がＹ字形であるため、充填物１
９の高さが多少変動しても溝の肩２０に急峻な段
差を生じることはなく、表面をなだらかに保つこ
とができる。充填物１９の形成法としては、
SiO2や多結晶SiをCVD法で溝内に堆積して充填
した後、溝以外の堆積膜をホトエツチングで除去
する方法や多結晶Siを溝の中に選択的に成長する
方法を用いることができる。
実施例 ２
第４図は本発明によつて深さの異なる溝を形成
した実施例を示す。第４図イに示すように、微細
溝２１では、Si（111）面が残るエツチングを行う
とエツチング側面のすそが接続してＶ字形の溝に
なるため、堆積膜のエツチング後に残つた膜２２
で溝の全面を被覆する。広い溝２３では側面のみ
がエツチング後に残つた膜２４で被覆され底面２
５は露出する。この状態でSiの反応性スパツタエ
ツチングを行うと、第４図ロに示すように微細溝
２１はそのままＶ字形溝２６として残り、広い溝
２３はＶ字形溝２６よりも深いＹ字形溝２７とな
る。
した実施例を示す。第４図イに示すように、微細
溝２１では、Si（111）面が残るエツチングを行う
とエツチング側面のすそが接続してＶ字形の溝に
なるため、堆積膜のエツチング後に残つた膜２２
で溝の全面を被覆する。広い溝２３では側面のみ
がエツチング後に残つた膜２４で被覆され底面２
５は露出する。この状態でSiの反応性スパツタエ
ツチングを行うと、第４図ロに示すように微細溝
２１はそのままＶ字形溝２６として残り、広い溝
２３はＶ字形溝２６よりも深いＹ字形溝２７とな
る。
このように本発明によれば溝の幅によつて深さ
の異なる溝を同時に形成することができる。
の異なる溝を同時に形成することができる。
（111）面を残しエツチング側面に傾斜をもう
けるエツチング法として、CCl4，PCl3，SiCl4な
どの塩化物ガスを用いた反応性スパツタエツチン
グを用いると、（111）面が完全に残らないため傾
斜はより垂直に近づく。傾斜角は55゜〜90゜の範囲
で可変であるため、本発明によつて形成できる溝
の幅は第５図イに示すように微細にすることがで
きる。浅い溝３１の深さをＤとすると、浅い溝３
１の可能な幅Ｌは、０＜Ｌ＜1.4Dの範囲である。
深い溝３２の可能な幅はＬよりも大きい範囲であ
る。したがつて本発明では幅がほとんど下限なく
微細な深さの異なる溝を同時に形成することがで
きる。
けるエツチング法として、CCl4，PCl3，SiCl4な
どの塩化物ガスを用いた反応性スパツタエツチン
グを用いると、（111）面が完全に残らないため傾
斜はより垂直に近づく。傾斜角は55゜〜90゜の範囲
で可変であるため、本発明によつて形成できる溝
の幅は第５図イに示すように微細にすることがで
きる。浅い溝３１の深さをＤとすると、浅い溝３
１の可能な幅Ｌは、０＜Ｌ＜1.4Dの範囲である。
深い溝３２の可能な幅はＬよりも大きい範囲であ
る。したがつて本発明では幅がほとんど下限なく
微細な深さの異なる溝を同時に形成することがで
きる。
第５図ロは、上記深さの異なる溝の形成法を用
いて形成されたバイポーラLSIのCN分離構造
（コレクタとのコンタクトをとる領域を絶縁分離
した構造）を示す。この構造は、N+埋込み層３
３を形成したｐ型基板３４に断差エツチングを行
つた後、エツチングマスクを除去して薄い熱酸化
膜３５を形成し、SiO2（またはPoly Si）３６で
溝を充填したものである。ここで、深い溝３７は
素子間の絶縁分離に用いるためN+層を突き抜け
る深さとし、浅い溝３８はエミツタおよびベース
を形成する領域３９とコレクタとのコンタクトを
とる領域４０を絶縁分離するためN+層に達する
深さとする。
いて形成されたバイポーラLSIのCN分離構造
（コレクタとのコンタクトをとる領域を絶縁分離
した構造）を示す。この構造は、N+埋込み層３
３を形成したｐ型基板３４に断差エツチングを行
つた後、エツチングマスクを除去して薄い熱酸化
膜３５を形成し、SiO2（またはPoly Si）３６で
溝を充填したものである。ここで、深い溝３７は
素子間の絶縁分離に用いるためN+層を突き抜け
る深さとし、浅い溝３８はエミツタおよびベース
を形成する領域３９とコレクタとのコンタクトを
とる領域４０を絶縁分離するためN+層に達する
深さとする。
このようにして絶縁分離を行うと、１つのマス
クで深さの異なる絶縁分離領域を形成することが
でき、しかも絶縁分離領域を微細にできるので素
子の高集積化が可能になる。また絶縁分離の溝の
上部には傾斜ができるため溝の充填物の過不足に
よる急峻な段差を緩和できる。
クで深さの異なる絶縁分離領域を形成することが
でき、しかも絶縁分離領域を微細にできるので素
子の高集積化が可能になる。また絶縁分離の溝の
上部には傾斜ができるため溝の充填物の過不足に
よる急峻な段差を緩和できる。
上記説明から明らかなように、本発明によれば
断面がＹ字形の溝を容易に高い精度で形成できる
ばかりでなく、浅いＶ字溝と深いＹ字溝を同時に
形成することも可能であり、各種半導体装置の絶
縁分離に極めて有用である。
断面がＹ字形の溝を容易に高い精度で形成できる
ばかりでなく、浅いＶ字溝と深いＹ字溝を同時に
形成することも可能であり、各種半導体装置の絶
縁分離に極めて有用である。
第１図は従来の溝形成方法の一例を示す図、第
２図乃至第５図は、それぞれ本発明の実施例を示
す図である。 １，１２，１４…絶縁膜、２，１１…基板、１
５，２２，２４…エツチ後に残つた絶縁膜、１９
…多結晶シリコン。
２図乃至第５図は、それぞれ本発明の実施例を示
す図である。 １，１２，１４…絶縁膜、２，１１…基板、１
５，２２，２４…エツチ後に残つた絶縁膜、１９
…多結晶シリコン。
Claims (1)
- １ 単結晶半導体基板上に所定のパターンを有す
るエツチングマスクを形成する工程と、上記基板
表面の露出された領域を異方性エツチングし、上
記マスク端から溝の内側に向い側面が傾斜し、か
つ、底面が上記基板の主表面と実質的に平行な上
部溝を形成する工程と、上記エツチングマスクお
よび上部溝が形成された上記基板上に絶縁膜を被
着する工程と、上記絶縁膜を異方性エツチングし
て、上記上部溝の傾斜した側面に上記絶縁膜を残
し、上記上部溝の底面および上記エツチングマス
ク表面に形成された上記絶縁膜を除去する工程
と、上記上部溝の底部に露出された上記基板を異
方性エツチングし、側面が上記基板の主表面と実
質的に垂直な下部溝を形成する工程とを有するこ
とを特徴とする半導体装置の絶縁分離用溝のエツ
チング方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128760A JPS5831531A (ja) | 1981-08-19 | 1981-08-19 | エツチング方法 |
| EP81304255A EP0048175B1 (en) | 1980-09-17 | 1981-09-16 | Semiconductor device and method of manufacturing the same |
| DE8181304255T DE3174468D1 (en) | 1980-09-17 | 1981-09-16 | Semiconductor device and method of manufacturing the same |
| US06/733,406 US4635090A (en) | 1980-09-17 | 1985-05-13 | Tapered groove IC isolation |
| US06/891,174 US5128743A (en) | 1980-09-17 | 1986-07-31 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128760A JPS5831531A (ja) | 1981-08-19 | 1981-08-19 | エツチング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5831531A JPS5831531A (ja) | 1983-02-24 |
| JPH04390B2 true JPH04390B2 (ja) | 1992-01-07 |
Family
ID=14992781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56128760A Granted JPS5831531A (ja) | 1980-09-17 | 1981-08-19 | エツチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5831531A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000164691A (ja) | 1998-11-25 | 2000-06-16 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2003060024A (ja) | 2001-08-13 | 2003-02-28 | Mitsubishi Electric Corp | 半導体装置の製造方法および半導体装置 |
| JP6838893B2 (ja) * | 2016-08-25 | 2021-03-03 | キヤノン株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52154351A (en) * | 1976-06-18 | 1977-12-22 | Hitachi Ltd | Formation of electrode contact holes in semiconductor devices |
| US4256514A (en) * | 1978-11-03 | 1981-03-17 | International Business Machines Corporation | Method for forming a narrow dimensioned region on a body |
| JPS5612747A (en) * | 1979-07-12 | 1981-02-07 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
-
1981
- 1981-08-19 JP JP56128760A patent/JPS5831531A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5831531A (ja) | 1983-02-24 |
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