JPS5832285A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS5832285A JPS5832285A JP56130903A JP13090381A JPS5832285A JP S5832285 A JPS5832285 A JP S5832285A JP 56130903 A JP56130903 A JP 56130903A JP 13090381 A JP13090381 A JP 13090381A JP S5832285 A JPS5832285 A JP S5832285A
- Authority
- JP
- Japan
- Prior art keywords
- area
- address
- storage
- information
- out storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/065—Partitioned buffers, e.g. allowing multiple independent queues, bidirectional FIFO's
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F2205/06—Indexing scheme relating to groups G06F5/06 - G06F5/16
- G06F2205/066—User-programmable number or size of buffers, i.e. number of separate buffers or their size can be allocated freely
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本ＪＩｉｔｌＫは、情報麩運装置の記憶装置に関するも
ので、ＩＩＩ＆−１先入れ先出し記憶装置１１６：ＩＩ
するものである。
ので、ＩＩＩ＆−１先入れ先出し記憶装置１１６：ＩＩ
するものである。
一般に、先入れ先出し岬憶装置＃２％記憶される情味語
の格納番地るるいは読与出し番地を意識することなく先
＆：修納畜れた情報ｌＩな先に読み出すことカテきる記
憶装置でＴｏり、処運遮′度の１４ｗｋる装置間の情報
転送において処理装置の整合をとるための緩衝用記憶装
置として使用されるヒとが多い。
の格納番地るるいは読与出し番地を意識することなく先
＆：修納畜れた情報ｌＩな先に読み出すことカテきる記
憶装置でＴｏり、処運遮′度の１４ｗｋる装置間の情報
転送において処理装置の整合をとるための緩衝用記憶装
置として使用されるヒとが多い。
従来、情報ｌ＆履装雪にお−て多数の入出力装置との情
報転送につｉで上記理由により先入れ先出し記憶装置を
使用する場合に、各入出力装置の同時動作を可能とし効
率の良い情報転送を実現するため＆：は各入出力装置の
持つ情報通路数分の先入れ先出し記憶装置を必要とし、
従って、八−Ｆウェア量が多大になる欠点がめった。
・この種の先入れ先出し記憶装置として、シフト
レジスタに類似した構造を持つＦＩＦ Ｏ（Ｆｉｒｓｔ
−１負。
報転送につｉで上記理由により先入れ先出し記憶装置を
使用する場合に、各入出力装置の同時動作を可能とし効
率の良い情報転送を実現するため＆：は各入出力装置の
持つ情報通路数分の先入れ先出し記憶装置を必要とし、
従って、八−Ｆウェア量が多大になる欠点がめった。
・この種の先入れ先出し記憶装置として、シフト
レジスタに類似した構造を持つＦＩＦ Ｏ（Ｆｉｒｓｔ
−１負。
Ｆ４１ａｔ−Ｏｗｇ給到ｒｙ ）と呼ばれる半導体集積
開路が提案されて−るが、一般にこれらの回路ｒｊ１惰
１１遍路分の先入・れ先出し記憶１１ｊｌＬか持ってｖ
ｈなｉために、多数の情報通路がある場合＆：はこれら
の半導体集積回路を情報通路数だけ用意しなければなら
ず、従って、ハードウェア量が増大するという欠点がめ
った。
開路が提案されて−るが、一般にこれらの回路ｒｊ１惰
１１遍路分の先入・れ先出し記憶１１ｊｌＬか持ってｖ
ｈなｉために、多数の情報通路がある場合＆：はこれら
の半導体集積回路を情報通路数だけ用意しなければなら
ず、従って、ハードウェア量が増大するという欠点がめ
った。
本発明は従来の技術に内在する上記欠点を解消する為に
１ｋｉＩれたｔのでめり、従って本発明の■的轄、１複
数の先入れ先出し記憶装置を、共通に曹用畜れる記憶手
段と、同じく共通に使用畜れる先入れ先出し記憶動作を
制御する回路により１以上の先入れ先出し記憶領域を記
憶手段上に存在させることで実現し、ハードウェア量を
減少せしめた新５１１Ｌな先入れ先出し記憶装置を提供
するととにある。
１ｋｉＩれたｔのでめり、従って本発明の■的轄、１複
数の先入れ先出し記憶装置を、共通に曹用畜れる記憶手
段と、同じく共通に使用畜れる先入れ先出し記憶動作を
制御する回路により１以上の先入れ先出し記憶領域を記
憶手段上に存在させることで実現し、ハードウェア量を
減少せしめた新５１１Ｌな先入れ先出し記憶装置を提供
するととにある。
本発明の上記目的は、記憶手段と、該記憶手段へ情報語
が格納される毎にその格納番地を順次発生する手段と、
帥記記憶手段から情報語が読み出畜れる毎にその！！み
出し番地を順次発生ずる手段と、ｗｌ記記憶４１災内に
存在する情報−の有無と惰Ｓ＊の黴か所定値に達したヒ
とを通知する手段とを會奉、―記記憶手段上に１以上の
先入れ先出し記憶領域をを在せしめたことを特徴とする
記憶装置、によって達成される。
が格納される毎にその格納番地を順次発生する手段と、
帥記記憶手段から情報語が読み出畜れる毎にその！！み
出し番地を順次発生ずる手段と、ｗｌ記記憶４１災内に
存在する情報−の有無と惰Ｓ＊の黴か所定値に達したヒ
とを通知する手段とを會奉、―記記憶手段上に１以上の
先入れ先出し記憶領域をを在せしめたことを特徴とする
記憶装置、によって達成される。
次に、本発明をその良好す」−施例について図面を参照
して詳細に１５！明する。
して詳細に１５！明する。
１１１１！１社本発明に係る記憶装置の一実施例を示す
ブーツク構ａｍである０図におｉで、本発明の一１！施
例に、記憶装置１と、ある通路の情報語を記憶装置１の
先入れ先出し配憶領域へ書き込む際の書き込み番地を順
次発生する書き込拳番地カウンタ２と、記憶装［１の先
入れ先出し記憶領域に格納されてｉるめる通路の情報語
を読み出す際の読み出し番地を順次発生する読み出し番
地カウンタ６と、配憶装置１の先入れ先出し記憶領域＆
：４ＩＩ納されて−るめる通路の情報語の１数を示す＊
＊力Ｑンタ４と、書き込み番地カウンタ２及び読み出し
番地カウンタ３及び語数カウンタ４の内容が″ｖｔＰめ
るいは所定値に違、したことを比較検出する比較検出Ｈ
踏５と、記竺装置１０番ｊＩｋ指定傷考Ａ１を発生する
番地発生回路６と、先入れ先出し配憶動作な制御する制
御１！１１７とによｊ＃ｌ１ｌｔされる。・ 次にｌ１１ＷＪ＆：示す、−実施例の動作を餉２図に示
す記憶装置１の記憶領域割ｐ当て状態（２）及び＊ＳＷ
す〜に）＆：示す動作状態遷移図を参照して詳細にＩ！
明する。
ブーツク構ａｍである０図におｉで、本発明の一１！施
例に、記憶装置１と、ある通路の情報語を記憶装置１の
先入れ先出し配憶領域へ書き込む際の書き込み番地を順
次発生する書き込拳番地カウンタ２と、記憶装［１の先
入れ先出し記憶領域に格納されてｉるめる通路の情報語
を読み出す際の読み出し番地を順次発生する読み出し番
地カウンタ６と、配憶装置１の先入れ先出し記憶領域＆
：４ＩＩ納されて−るめる通路の情報語の１数を示す＊
＊力Ｑンタ４と、書き込み番地カウンタ２及び読み出し
番地カウンタ３及び語数カウンタ４の内容が″ｖｔＰめ
るいは所定値に違、したことを比較検出する比較検出Ｈ
踏５と、記竺装置１０番ｊＩｋ指定傷考Ａ１を発生する
番地発生回路６と、先入れ先出し配憶動作な制御する制
御１！１１７とによｊ＃ｌ１ｌｔされる。・ 次にｌ１１ＷＪ＆：示す、−実施例の動作を餉２図に示
す記憶装置１の記憶領域割ｐ当て状態（２）及び＊ＳＷ
す〜に）＆：示す動作状態遷移図を参照して詳細にＩ！
明する。
１１２１１＆−かいて、記憶装置１の記憶領域は各通路
単位に存在する１以上の先入れ先出し記憶領域ＭＤと、
先入れ先出し記憶領域ＭＤ単位に存在する先入れ先出し
記憶制御情報領域ＭＣとそれ以外にわ妙もれる。先入れ
先出し記憶制御情報領域ＭＣは先入れ先出し記憶領域開
始番地Ｓｒと、先入れ先出し記憶領域最終番地に＋１し
た先入れ先出し記憶領域超過番地ｉｐと、先入れ先出し
記憶領域語数Ｓｒと、書き込み番地退避エリアＦＴと、
□読み出し番地退避エリアＲＤと、語数退避エリアＩＩ
）の組よりなる。先入れ先出し記憶制御情報領域ＭＣ轄
動作に先立ち、必要に応じて初期化される一一例として
、通路番号愼の先入れ先出し記憶領域−紬番地Ｓｒを−
”、先入れ先出し記憶領域超過番地ＳＰを＠饅＋３″、
先入れ先出し記憶領域語数ＩＦを＠ｖ１書き込み番地退
避エリアｗｒｒ及び読み出し番地退避エリアＲＤを同一
値の１ｓ”、曙数遺避エリアＩＩＩ）を＠０”に初期化
するものとする。なお、初期化の方法は本発明と関係し
なｉので省略する。また、以下の動作説＠は通路１ｌ−
ｊｕｌｌの先入れ先出し記憶動作＆：′）いて説明され
ている。
単位に存在する１以上の先入れ先出し記憶領域ＭＤと、
先入れ先出し記憶領域ＭＤ単位に存在する先入れ先出し
記憶制御情報領域ＭＣとそれ以外にわ妙もれる。先入れ
先出し記憶制御情報領域ＭＣは先入れ先出し記憶領域開
始番地Ｓｒと、先入れ先出し記憶領域最終番地に＋１し
た先入れ先出し記憶領域超過番地ｉｐと、先入れ先出し
記憶領域語数Ｓｒと、書き込み番地退避エリアＦＴと、
□読み出し番地退避エリアＲＤと、語数退避エリアＩＩ
）の組よりなる。先入れ先出し記憶制御情報領域ＭＣ轄
動作に先立ち、必要に応じて初期化される一一例として
、通路番号愼の先入れ先出し記憶領域−紬番地Ｓｒを−
”、先入れ先出し記憶領域超過番地ＳＰを＠饅＋３″、
先入れ先出し記憶領域語数ＩＦを＠ｖ１書き込み番地退
避エリアｗｒｒ及び読み出し番地退避エリアＲＤを同一
値の１ｓ”、曙数遺避エリアＩＩＩ）を＠０”に初期化
するものとする。なお、初期化の方法は本発明と関係し
なｉので省略する。また、以下の動作説＠は通路１ｌ−
ｊｕｌｌの先入れ先出し記憶動作＆：′）いて説明され
ている。
最初ｅ状態、すなわち、情報語が先入れ先出し記憶領域
１１１３＆−存在しない場合の！み出し動作を説明する
０遍路番号惧を指定する通路番号指定信号Ｂ４を、番地
発生回路６に与え、ｖｔ与出し要京儒七Ｂ２によ１制御
協路７に読み出し動作を開始させる。制御［１１８７は
番地発生回路６を制御し、通路番号指定信号Ｂ４をもと
に遍路番号愼に１１１姦する先入れ先出し記憶制御情報
領域ＭＣをアタセスし、書き込み゛番地退避エリアＦｒ
を書鴬込み番地カウンタ２に、読み出し番地退避エリア
ＨＤｔｔ１Ｍみ出し番地カウンタ３ｃ％＠数退避エリア
ＩＰ’Ｄを語数カウンタ４＆：格納する。この状態を＄
Ｓ図（−に示す、ｔＴｈ、この動作社書自込み動作開始
時も同様におヒなわれ、る・共通動作である。
１１１３＆−存在しない場合の！み出し動作を説明する
０遍路番号惧を指定する通路番号指定信号Ｂ４を、番地
発生回路６に与え、ｖｔ与出し要京儒七Ｂ２によ１制御
協路７に読み出し動作を開始させる。制御［１１８７は
番地発生回路６を制御し、通路番号指定信号Ｂ４をもと
に遍路番号愼に１１１姦する先入れ先出し記憶制御情報
領域ＭＣをアタセスし、書き込み゛番地退避エリアＦｒ
を書鴬込み番地カウンタ２に、読み出し番地退避エリア
ＨＤｔｔ１Ｍみ出し番地カウンタ３ｃ％＠数退避エリア
ＩＰ’Ｄを語数カウンタ４＆：格納する。この状態を＄
Ｓ図（−に示す、ｔＴｈ、この動作社書自込み動作開始
時も同様におヒなわれ、る・共通動作である。
語数カウンタ４の内容社比較検出圏路５でチェッＩＩＩ
れ、この場合＠０“が検出される。すなわち、情報＠が
先入れ先出し記憶領域ＭＤ＆：″存在しな−ので、比較
検出回路５は制御回路７へ一致したことを示す検出信号
Ｃ２を出力する。ｍ御回路７は待機応答信号Ｂ５を発生
して読み出す情報語が存在しな−ことを通知し、読み出
し動作を中止する。
れ、この場合＠０“が検出される。すなわち、情報＠が
先入れ先出し記憶領域ＭＤ＆：″存在しな−ので、比較
検出回路５は制御回路７へ一致したことを示す検出信号
Ｃ２を出力する。ｍ御回路７は待機応答信号Ｂ５を発生
して読み出す情報語が存在しな−ことを通知し、読み出
し動作を中止する。
以下読み出し動作＆：おいて語数カウンタ４の内容＃１
０”の場合に轄すべて同様に待機応答信号Ｂ３を発生ず
る。
０”の場合に轄すべて同様に待機応答信号Ｂ３を発生ず
る。
この状態で、次に書き込み要求が発生した場合の動作費
説明する。ｉ回路番号賜を指定する遍路番考ａ＋＊＊奇
Ｂ４を番地尭生■路６に与え、書き込み要求信号Ｂ１＆
−よ１制御回路７＆：書き込み動作をｌｌＩ論畜せる。
説明する。ｉ回路番号賜を指定する遍路番考ａ＋＊＊奇
Ｂ４を番地尭生■路６に与え、書き込み要求信号Ｂ１＆
−よ１制御回路７＆：書き込み動作をｌｌＩ論畜せる。
制御回路７は、前記読み出し動作時と同様に、通路番号
ｓｈ−ｗＩ轟する先入れ先出し記憶制御情報領域ＭＣを
アクセスし、それぞれの制御情報を書き込み番地カウン
タ２、読み出し番地力つン＼り５、＃数カウンタ４＆：
格納する。この状態を館５ ｇ （ａ） ＆：示す、比
較検出囲路５′で語数カウンタ４の内容と先入れ先出し
記憶領域語＠ｘｙｒ”が比Ｉ２＠れ、所定値す漬わち＠
３１Ｉ＆：達してｖｈな−ので制御回路７は先入れ先出
しＩｅ””＝領域ＭＤに書き込み可能であると判断し、
入−情報語１）Ｉとして与えら□れた情報１！ｊ）１を
書き込み番地カウンタ路書号鵠の先入れ先出し記憶領域 ＭＤの鴨ｇＩｊｌｋへ書き込んだあと、書き込み番地カ
ウンタ２及び語数カウンタ４の内容を＋１する。
ｓｈ−ｗＩ轟する先入れ先出し記憶制御情報領域ＭＣを
アクセスし、それぞれの制御情報を書き込み番地カウン
タ２、読み出し番地力つン＼り５、＃数カウンタ４＆：
格納する。この状態を館５ ｇ （ａ） ＆：示す、比
較検出囲路５′で語数カウンタ４の内容と先入れ先出し
記憶領域語＠ｘｙｒ”が比Ｉ２＠れ、所定値す漬わち＠
３１Ｉ＆：達してｖｈな−ので制御回路７は先入れ先出
しＩｅ””＝領域ＭＤに書き込み可能であると判断し、
入−情報語１）Ｉとして与えら□れた情報１！ｊ）１を
書き込み番地カウンタ路書号鵠の先入れ先出し記憶領域 ＭＤの鴨ｇＩｊｌｋへ書き込んだあと、書き込み番地カ
ウンタ２及び語数カウンタ４の内容を＋１する。
この時の状態を＠Ｓ図（ｂ）に示す、すなわち書き込み
番地カウンタ２の内容は＋１されて次の書き込み番地−
十１″を示し、語数カウンタ４の内容は＋１、ＩＩＩＩ
Ｉｇｉ１回路７は次に書き 込み番地カウンタ２の内容及び語数カウンタ４の内ｉを
通路−考悔の先入れ先出し記憶制御領域ｙＣの書き込み
番地退避エリアＦｒ及び語数退避□エリアＩｒＤへ戻し
て書き込み動作を終了する。
番地カウンタ２の内容は＋１されて次の書き込み番地−
十１″を示し、語数カウンタ４の内容は＋１、ＩＩＩＩ
Ｉｇｉ１回路７は次に書き 込み番地カウンタ２の内容及び語数カウンタ４の内ｉを
通路−考悔の先入れ先出し記憶制御領域ｙＣの書き込み
番地退避エリアＦｒ及び語数退避□エリアＩｒＤへ戻し
て書き込み動作を終了する。
この状態で、通一番号集の先入れ先出し記憶領域Ｍ ｊ
） ＆：さ６＆：情報語Ｄ２とＤ５を書込んだあとの状
態奢第３１１（６）に示す、なお、情報語Ｄ５を書き込
んだ後の動作は情報語’Ｄ１、Ｄ２を書き込ん一場合と
１部Ｊｌなる。情報語Ｄ３を書き込んだ後書き込み番地
カウンタ２の内容□′は＋１されて１ｊ誉地を示す、比
較検出−゛路５は書き込み番地カウンタ２の内容と先入
れ先出し記憶制御情報領域ＩＣの先入れ先出し記憶領域
超過番地ＳＰと【庇較し、−散すれに検出信号Ｃ２を発
生する。制御回路７韓書き込み番地力ウシタ２の内容で
ある１十３”のかわりに先入れ先出し記憶領域開始書ｊ
ｌｋｓｒである−１を書き込み番地退避エリアＥＦＴへ
格納して書き込み動作を終了する。
） ＆：さ６＆：情報語Ｄ２とＤ５を書込んだあとの状
態奢第３１１（６）に示す、なお、情報語Ｄ５を書き込
んだ後の動作は情報語’Ｄ１、Ｄ２を書き込ん一場合と
１部Ｊｌなる。情報語Ｄ３を書き込んだ後書き込み番地
カウンタ２の内容□′は＋１されて１ｊ誉地を示す、比
較検出−゛路５は書き込み番地カウンタ２の内容と先入
れ先出し記憶制御情報領域ＩＣの先入れ先出し記憶領域
超過番地ＳＰと【庇較し、−散すれに検出信号Ｃ２を発
生する。制御回路７韓書き込み番地力ウシタ２の内容で
ある１十３”のかわりに先入れ先出し記憶領域開始書ｊ
ｌｋｓｒである−１を書き込み番地退避エリアＥＦＴへ
格納して書き込み動作を終了する。
冑、読み出し動作時においても、書き込み動作時と同じ
ように、読み出し番地カウンタ３と先入れ先出し記憶領
域超過番ｊａＩＳ Ｐとを比較検出回路５で比較し、も
し一致すれば読み出し番地カウンタ３のかわりに先入れ
先出し記憶領域ｊ＠蛤書番地Ｔが読み出し番地退避エリ
アＲＤへ格納される。
ように、読み出し番地カウンタ３と先入れ先出し記憶領
域超過番ｊａＩＳ Ｐとを比較検出回路５で比較し、も
し一致すれば読み出し番地カウンタ３のかわりに先入れ
先出し記憶領域ｊ＠蛤書番地Ｔが読み出し番地退避エリ
アＲＤへ格納される。
情報ｌＩＤ１〜Ｄ３が書き込まれ、通路番号集の先入れ
先出し記憶領域ＭＤに書き込みスペースが無くなったあ
と、さらに情報語の書き込み要求信号１１ｆＩｉ発生し
た場合には、制御回路７の書き込拳動作開始時に、語数
カウンタ４と先入れ先出し記憶領域語数Ｊｒが比較検出
回路５で比較される。
先出し記憶領域ＭＤに書き込みスペースが無くなったあ
と、さらに情報語の書き込み要求信号１１ｆＩｉ発生し
た場合には、制御回路７の書き込拳動作開始時に、語数
カウンタ４と先入れ先出し記憶領域語数Ｊｒが比較検出
回路５で比較される。
双方ともｖであるので、比較検出囲路５は検出信号Ｃ２
を発生する。ｆＩｉＪｌ＆Ｉ−路７ｒｉ待機応答伽号Ｂ
３を発生して書き込みスペースが無いことを通知し、書
き込み動作を中止する。
を発生する。ｆＩｉＪｌ＆Ｉ−路７ｒｉ待機応答伽号Ｂ
３を発生して書き込みスペースが無いことを通知し、書
き込み動作を中止する。
この状部で、次＆：Ｍ゛み出し要求が発生した場合の動
作を訳明する。
作を訳明する。
読み出し要求信号Ｂ２＆：よ夕制御回路７が起動され、
通路番号饅の先□入れ先出し記憶制御情報領域ＭＣをア
クセスし、それぞれのｆＦｌ１ｍ情報を瞥き″込み番地
力ｉツタ２、読拳出し番地カウンタ３１語数カウンタ４
へ格納する。この時各カウンタの内容はそれぞ糺−・、
・偽・、”３（なっている、比較検出回路５で語数カウ
ンタ４の内容がチェツタされる。この場合には′″０”
ではないので＼情報−が通路番号ＩＩＩ＆：該当する先
入れ先出し記憶領域ＭＤに存在することを示している。
通路番号饅の先□入れ先出し記憶制御情報領域ＭＣをア
クセスし、それぞれのｆＦｌ１ｍ情報を瞥き″込み番地
力ｉツタ２、読拳出し番地カウンタ３１語数カウンタ４
へ格納する。この時各カウンタの内容はそれぞ糺−・、
・偽・、”３（なっている、比較検出回路５で語数カウ
ンタ４の内容がチェツタされる。この場合には′″０”
ではないので＼情報−が通路番号ＩＩＩ＆：該当する先
入れ先出し記憶領域ＭＤに存在することを示している。
制ｍａ路７は読み出し番地カウンタ３で示される番地″
１％″の情報語Ｄ１を読み出して出力情１１１＠ＤＯと
して出力する。
１％″の情報語Ｄ１を読み出して出力情１１１＠ＤＯと
して出力する。
情報語Ｄ１の読み出しがおわった彼、制御回路７ｒ！読
み出し番地カウンタ５を＋１して次の読み出し番地＠偽
＋１″を用意し、語数カウンタ４を−１して存在語数を
＠３′ｍか＆ ＠２″へ減らす、仁の時の状態をｌｌｌ
５ＩＥｌ（イ）に示す、比較検出囲路５は先入れ先出し
記憶領域超過ＩＩＦ地ＳＰと読み出し番地カウンタ墨の
内容を比稜する。この場合＆：は一致しなｉので・制御
回路７は読み出し番地カウンタ５の内容を読み出し番地
退避エリアＲＤへ冥す、又、語数カウンタ４の内容も詰
数遇避エリアＦＤへ戻して読み出し動作を、終了する。
み出し番地カウンタ５を＋１して次の読み出し番地＠偽
＋１″を用意し、語数カウンタ４を−１して存在語数を
＠３′ｍか＆ ＠２″へ減らす、仁の時の状態をｌｌｌ
５ＩＥｌ（イ）に示す、比較検出囲路５は先入れ先出し
記憶領域超過ＩＩＦ地ＳＰと読み出し番地カウンタ墨の
内容を比稜する。この場合＆：は一致しなｉので・制御
回路７は読み出し番地カウンタ５の内容を読み出し番地
退避エリアＲＤへ冥す、又、語数カウンタ４の内容も詰
数遇避エリアＦＤへ戻して読み出し動作を、終了する。
以上説明した如く、先入れ先出し記憶領域Ｍｌ）はリン
グ状に使用畜れ、外部から記憶装置１自身の番地を意識
することなく先に入れた情報語を先＆：ＮＲｊ出すこと
ができる。
グ状に使用畜れ、外部から記憶装置１自身の番地を意識
することなく先に入れた情報語を先＆：ＮＲｊ出すこと
ができる。
以上説明した実、施例は記憶装置１上に；＝４＠の先入
れ先出し記憶領域を存在せしめた場合の例でめ。
れ先出し記憶領域を存在せしめた場合の例でめ。
るが、これらの先入れ先出し記憶領域の数は任意に設定
し得ることは明らかである。
し得ることは明らかである。
本発明の記憶装置は１．複数の先入れ先出し記憶動作を
記憶装置と共通のバー、、ドウエア回路で実、現できる
ように構成することによ１．、り、ノル−ドウエア量を
低減できると、いう効果がめる。
記憶装置と共通のバー、、ドウエア回路で実、現できる
ように構成することによ１．、り、ノル−ドウエア量を
低減できると、いう効果がめる。
以上本発明を雪の良好な一実施例につ埴で説明したが、
それは単なる例示的な亀ので６Ｊ、ζこで説＠された実
施例によってのみ本願発明が限定されるものでないこと
は勿論である。
それは単なる例示的な亀ので６Ｊ、ζこで説＠された実
施例によってのみ本願発明が限定されるものでないこと
は勿論である。
１１１１１は本発明の一実施例を示すブロック閣、１１
２１１＊１？！１図の実施例における記憶羨置内の記憶
領域側ｊａｍで状態図、１［５、図（→〜（→は１８１
ＷＡの実施例＆：おける動作状態！寝間である。 １・・・記憶装置、２・・・書き込み番地カウンタ、］
・・・読み出し番地カウンタ、４・・・語数カウンタ、
５＠・・比較検出回路、６・・・番地１１１４ｋｌｌｌ
ｌ、 ７・・・制御１回路、Ａ１・・・醤地指定僧号、
１２・・・書き込み香、ｊｌｋカウオタ、出力信号、１
５１・読み轡し番地カウンタ出力信号、４４・・・１語
数カウンタ出力信号、Ｂ１・・・書き込み要求信号、Ｂ
２・、艷、・読み出し要求信号、Ｂ！１・・・待！応答
ｆｌ１４’ｊ、Ｅ４ニー・退路番号指定信号、Ｃ１・−
−制御伽号線４、ｑ２・・、・検出信号、Ｄｌ・・・配
憶装置４のデータ入力、１）２・・・記憶装置のデー−
出力、ＭＣ−・・、先入２れ先、出し記憶制御情報領域
、。 ＭＤ・・・先入れ先出し記憶領域、ＳＴ・・・先入れ先
出し記憶領域ＷＩＡ＃を番地、ＳＴ・・・先入れ先出し
記憶領域超過番地、ＪＪＦ’・・・先入れ先出し記憶領
域語数、ｒｒ、・・・書き込み番地退避エリア、ＲＪ）
・；・読み出し＃＃地退避−エリア、ｆｌ） 自＊語数
過避エリア、Ｉ）１．・・入力情報語、ｌ）Ｏ・・・出
力惰Ｓ＊％ｊ）１〜Ｄ５・−・情報−特許出願人
日本電気株式金社
２１１＊１？！１図の実施例における記憶羨置内の記憶
領域側ｊａｍで状態図、１［５、図（→〜（→は１８１
ＷＡの実施例＆：おける動作状態！寝間である。 １・・・記憶装置、２・・・書き込み番地カウンタ、］
・・・読み出し番地カウンタ、４・・・語数カウンタ、
５＠・・比較検出回路、６・・・番地１１１４ｋｌｌｌ
ｌ、 ７・・・制御１回路、Ａ１・・・醤地指定僧号、
１２・・・書き込み香、ｊｌｋカウオタ、出力信号、１
５１・読み轡し番地カウンタ出力信号、４４・・・１語
数カウンタ出力信号、Ｂ１・・・書き込み要求信号、Ｂ
２・、艷、・読み出し要求信号、Ｂ！１・・・待！応答
ｆｌ１４’ｊ、Ｅ４ニー・退路番号指定信号、Ｃ１・−
−制御伽号線４、ｑ２・・、・検出信号、Ｄｌ・・・配
憶装置４のデータ入力、１）２・・・記憶装置のデー−
出力、ＭＣ−・・、先入２れ先、出し記憶制御情報領域
、。 ＭＤ・・・先入れ先出し記憶領域、ＳＴ・・・先入れ先
出し記憶領域ＷＩＡ＃を番地、ＳＴ・・・先入れ先出し
記憶領域超過番地、ＪＪＦ’・・・先入れ先出し記憶領
域語数、ｒｒ、・・・書き込み番地退避エリア、ＲＪ）
・；・読み出し＃＃地退避−エリア、ｆｌ） 自＊語数
過避エリア、Ｉ）１．・・入力情報語、ｌ）Ｏ・・・出
力惰Ｓ＊％ｊ）１〜Ｄ５・−・情報−特許出願人
日本電気株式金社
Claims (1)
- 記憶手段と、該記曽手ｐへ情報ＩＩが格納される毎にそ
の格納番地を履次尭生する手段と、＃ｌ記記憶手ＩＩｌ
から情報曙が読み出される毎にその読み出し番地を履次
殉生する手段と、鍵記記憶手段内に存在する情報曙の有
無と情報曙の黴が゛・所定値に達したことを通知する手
段とを含み、１記記憶□苧段上ｃ１−以上の会入れ先出
し記憶領域を・存在せしめたことを特徴よする□・、記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56130903A JPS5832285A (ja) | 1981-08-20 | 1981-08-20 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56130903A JPS5832285A (ja) | 1981-08-20 | 1981-08-20 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5832285A true JPS5832285A (ja) | 1983-02-25 |
Family
ID=15045412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56130903A Pending JPS5832285A (ja) | 1981-08-20 | 1981-08-20 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5832285A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS641245U (ja) * | 1987-06-19 | 1989-01-06 |
-
1981
- 1981-08-20 JP JP56130903A patent/JPS5832285A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS641245U (ja) * | 1987-06-19 | 1989-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5587953A (en) | First-in-first-out buffer memory | |
| US6223260B1 (en) | Multi-bus data processing system in which all data words in high level cache memories have any one of four states and all data words in low level cache memories have any one of three states | |
| JPH01138694A (ja) | メモリ装置 | |
| JPS5832285A (ja) | 記憶装置 | |
| US7392354B1 (en) | Multi-queue FIFO memory devices that support a backed-off standard mode of operation and methods of operating same | |
| JP3165598B2 (ja) | 先入先出メモリのバスインタフェース装置 | |
| JP2687428B2 (ja) | 画像メモリ装置 | |
| US3387281A (en) | Information storage arrangement employing circulating memories | |
| JPS607529A (ja) | バツフアメモリ装置 | |
| JP2604482B2 (ja) | Ｆｉｆｏレジスタ | |
| JP3520570B2 (ja) | メモリアクセス制御装置 | |
| JPH11143763A (ja) | アクセスコンフリクトの処理回路装置 | |
| JPH03141092A (ja) | 半導体メモリ | |
| JPH06103026A (ja) | メモリシステム | |
| JPS6244352B2 (ja) | ||
| JPS60221857A (ja) | マイクロプロセツサシステム | |
| JP2005174090A (ja) | データ転送回路 | |
| JPH02103650A (ja) | データ処理装置 | |
| JPH04105298A (ja) | 半導体メモリ集積回路 | |
| JPH0341557A (ja) | データ検索装置 | |
| JPS637594A (ja) | 映像記憶装置 | |
| JPH03100851A (ja) | 先入れ先出し記憶装置 | |
| JPH02219159A (ja) | ランダムアクセスメモリを用いたオーバフローとアンダフロー検出回路 | |
| JPS637092A (ja) | 映像記憶装置 | |
| JPH052867A (ja) | オーバフロー・アンダーフロー検出回路 |