JPS5832421B2 - フイ−ドバツクシフトレジスタ - Google Patents

Description

【発明の詳細な説明】 磁気ディスク、ドラム等の記憶装置や、通信回線装置等
のデータを処理する装置等においてデータの誤り探知は
重要な問題であり、さらに誤り探知によって誤り個所の
訂正を行なうことが望ましい。

従来、発生多項式から決められるフィードバックシフト
レジスタにデータビットを与えることによって検査ビッ
トを発生させ、この検査ビットをデータビットの終りに
使用することが知られている。

この符号（データビットと検査ビット）の誤り探知は、
この符号を前記フィードバックシフ１へレジスタに与え
、該シフトレジスタが予定のビットパターンを示さない
とき誤りが探知される。

さらにこのシフトレジスタの一部が予定のピットパタニ
ンを示すまでシフトし、その時のシフトレジスタの内容
が誤りビットパターンを示しており、これによって訂正
が可能である。

なお、この符号の最大符号長は発生多項式から一意的に
決定される。

本発明は、例えば前記のような目的に使用されるフィー
ドバックシフトレジスタに関するものである。

第１図は、従来から使用されているフィードバックシフ
トレジスタの基本回路を示している。

図において、Ｆ（＋−Ｆｎ１はレジスタを構成するフリ
ップフロップである。

Ｔ及びＲはそれぞれこれらのフリップフロップＦＯ〜Ｆ
ｎ １のセット用トリガ信号、リセット信号の入力端
子である。

ＥＯ〜Ｅ ｎ−１はそれぞれフリップフロップＦＯ〜Ｆ
ｎ １の入力側に接続された排他的論理和ゲート、Ａ
１〜Ａｎ□はそれぞれ排他的論理和ゲートＥ１〜Ｅｎ
］の入力側に接続された論理積ゲートである。

ゲートＡ１〜Ａｎ−１は端子Ｊに信号が与えられている
とき開く。

最終段のフリップフロップＦ’ ｎ−１の出力と入力デ
ータとの排他的論理和をとったデータは初段のフリップ
フロップＦＯに入力される。

フリップフロップＦ１〜Ｆｎヨの各々にはそれぞれ前段
の出力とゲ゛−トＡＩ〜Ａｎ 、の出力との排他的論
理和をとったデータが入力される。

以上の如き構成のフィードバックシフトレジスタにおイ
テ、発生多項式Ｇ（Ｘ）−Ｘｎ＋ｇｎ−ｔＸｎ−１＋・
・・・・・ｇ１Ｘ＋１とした場合、ｇ１〜ｇｎ−１を１
にするにはそれぞれ対応するゲートＡ１〜Ａ ｎ −］
を開にする。

またｇ１〜ｇｎ １を０にするにはそれぞれ対応する
ゲー１−Ａ１〜Ａｎ−１を閉にすればよい。

このように、ゲ゛−トＡｌ〜Ａｎ□のうちの適当なもの
を選んでそれを開にすることにより、任意の発生多項式
を満足するフィードバックシフトレジスタを得ることが
できる。

そして上記フィードバックシフトレジスタによる検査ビ
ットの発生は次の如く行われる。

データが第２図のようなフォーマットの場合について説
明する。

まずリセット信号入力端子Ｈに信号が与えられ、フリッ
プフロップＦＯ〜Ｆｎ−］の全てがリセットされた後、
データビットの最初のビット２ｚ−１から順に入力され
る。

この場合ビット２１ １は排他的論理和ゲートＥＯで最
終段のフリップフロップＦｎ １の出力と排他的論理
和がとられ、その出力は初段のフリップフロップＦＯに
入力される。

またこれと同時に排他的論理和ゲー１−ＥＯの出力はゲ
’−１７Ａ１〜Ａｎ−１のうちのオンになっているゲー
トを通して前段のフリップフロップの出力と排他的論理
和がとられ、その出力は対応するフリップフロップに入
力される。

これが繰り返され、データビットの最後のビット２ｎが
入力された時点のレジスタの内容が検査ビット２ｎ−１
〜２゜に対応する。

従って磁気ディスク、ドラム等の記録媒体には第２図に
示す形で記録され、または相手の装置に転送される。

また誤りの探知は次の如く行われる。

先ずリセット信号入力端子Ｒに信号が与えられ、フリッ
プフロップＦＯ〜Ｆｎ １の全てがリセットされる。

次に記録媒体上から読出されたデータ、あるいは相手装
置から転送されてきたデータビットの最初のビット２１
−１から順に入力され、検査ビットの最後のビット２°
が入力された時点でシフトが止められる。

この時のレジスタの内容が調べられ、全て０ならば読出
しデータあるいは転送データに誤りがない。

しかし少なくとも１個のフリップフロップの内容が１な
らば誤りのあることを示している。

この場合には、フリップフロップＦＯ〜Ｆ ｎ−１のう
ちの一部がＯになるまで無人力のままシフトが行われる
。

そしてその時の内容から誤りビットパターンが得られ、
これによって誤り訂正が可能である。

さて以上において、フィードバックシフトレジスタによ
る検査ビットの発生、誤り検出及び誤り訂正について説
明したが、誤り検出能力及び誤り訂正能力は発生多項式
（３（Ｘ）に大きく依存するものであり、それぞれ使用
される磁気記憶装置やデータ転送系の特性に適した発生
多項式〇（Ｘ）を満つ 足するフィードバックシフ］・
レジスタを作る必要がある。

ところで最近の装置はデータの処理が非常に高速に行わ
れる。

従って従来のフィードバックシフトレジスタのように１
ビットずつデ゛−夕を入力さン せようとすると、その
回路素子は高速なものを使用する必要があり、これは、
装置のコストを上げる結果となる。

そこでデータを数ビットずつまとめて入力する方法があ
るが、この方法によれば、回路素子はさほど高速なもの
を使用せずにすむが、！ 回路構成が非常に複雑であり
、かつ多くの回路素子を必要とし、これもやはり装置の
コストを上げる結果となる。

以下これについて説明する。第３図は発生多項式〇（Ｘ
）が Ｇ（Ｘ）−Ｘ８＋Ｘ７＋Ｘ２＋１ ア のフィードバックシフトレジスタを示している。

第１図と同じものには同じ符号を付けである。

ここではｎ ＝ ８で、データに１ビツトずつ入力され
る。

第３図において、フリップフロップＦＯ〜Ｆ７の内容を
ａ０〜ａ７、入力データを最初ｄ。

、次にｄｌ、ヌ 次にｄ２、次にｄ３として、４ビツト
のデータが入力すると、レジスタの内容は次の第１表の
ようになる。

但しこの表において、■は排他的論理和を示す。

従って第３図のフィードバックシフトレジスタと発生多
項式Ｇ（Ｘ）は同じにして、４ビツトずつテ′−りを入
力させるフィードバックシフトレジスタは第４図のよう
になる。

第１図と同じものには同じ符号を付しである。

また■は端子Ｊに信号が与えられると開くゲート、■は
排他的論理和ゲートを示す。

第３図と第４図を比較すれば判るように、発生多項式〇
（Ｘ）は同じでも、データを数ビットずつ入力させると
、その回路構成は非常に複雑になり、回路素子も極端に
ふえる。

また例えば磁気記憶装置の制御装置に１個のフィードバ
ックシフトレジスタを内蔵させ、かつこの制御装置にデ
ィスク装置とドラム装置のような特性の異なる複数個の
磁気記憶装置を制御させる場合、フィードバックレジス
タのフィードバックの仕方をそれぞれの磁気記憶装置毎
に切り換えて、その磁気記憶装置の特性に適した発生多
項式〇（Ｘ）としたい場合がある。

従って本発明の第１の目的は、高速なフィードバックシ
フトレジスタを簡単な回路構成で実現することである。

また別な目的は、フィードバックの仕方を容易に切り換
えることができるフィードバックシフトレジスタを提供
することである。

本発明のフィードバックシフトレジスタにおいては、メ
モリからのデータを受けてレジスタの内部状態が更新さ
れる。

メモリに対するアドレス情報は入力データとレジスタの
内部状態とにより決定される。

メモリから読出されるデータは、その時与えられるアド
レス情報のビット間の論理計算により定まったものであ
る。

メモリに対するアドレス情報をいくつかのグループに分
け、そのグループ毎に異なった論理計算によるデータが
読出されるようにすることにより異なった発生多項式Ｇ
（Ｘ）のものを得ることができる。

第５図は本発明の一実施例を示している。

先ず第４図と同じ機能を持つフィードバックシフトレジ
スタを得る場合について説明する。

４ビツトのデータが入力した後のレジスタの内容は先の
第１表に示す式になることは前述した通りである。

そこで式中のＣ６〜Ｃ３はそれぞれ、ａ７■ｄｏ１ａ６
■ｄｉ、ａ”■ｄ２、ａ’■ｄ３であるから、それぞれ
排他的論理和ゲーｈＥ１０”Ｅ１３て作られる。

またＣ６〜Ｃ３を組合わせた０内の式はメモＩＪ Ｍで
作られる。

すなわち、このメモＩＪ Ｍは１ワードが８ビツトで３
２ワードの容量を持ち、アドレス入力Ａ。

−Ａ４の５ビツトのうち、Ａ４はＯに固定しＡｏ〜Ａ３
にＣ６−Ｃ５を与えた場合、アドレス番号０〜１５まで
の１６個のアドレスの各データ出力Ｄｏ−Ｄ７には、次
の第２表の式に従った内容が読出されるように記憶させ
ておく。

従ってこのメモＩＪ Ｍのアドレス入力とデータ出力と
の関係は次の第３表の上半分のようになる。

例えはＣ６−０，Ｃ１＝Ｏ１Ｃ２＝０、Ｃ３−１の時に
は、Ａｏ−０、Ａ１−０、Ａ２−０、Ａ３−１、Ａ４−
０のアドレスが読出され、そのアドレスからはり。

（−Ｃ６■Ｃ１■Ｃ２）−〇、Ｄｔ（＝Ｃｏ■ｃ１）−
〇、Ｄ２（−Ｃ８■Ｃ２■Ｃ３）−１、Ｄ３（＝Ｃ６Ｏ
ｃｌＯ＋ｃ２ ） −〇 、 Ｄ、ｉ （＝ Ｃｏ■ｃ
１）＝ｏ、Ｄ。

（−ｃ。

）−〇、 Ｄ６＝Ｏ，Ｄ７（−Ｃ６■Ｃ１■Ｃ２■Ｃ３
）−１が読出される。

メモリＭからのテ゛−り出力り。

〜Ｄ７はそれぞれ排他的論理和ゲートＥ。〜Ｅ７に入力
される。

排他的論理和ゲートＥ。−Ｅ７の一方の入力には、先の
第１表に示す式に従って、それぞれＣ３〜Ｃ□、 ａ
Ｏ”ａ３が入力される。

以上の如き構成により、第４図と同じ機能を持つフィー
ドバックシフトレジスタが得られることは明らかである
。

次に発生多項式Ｇ（Ｘ）を変える場合について説明する
。

変化後の発生多項式Ｇ（Ｘ）を Ｇ（Ｘ） −Ｘ８＋ Ｘ’ ＋ Ｘ ＋１とすると、４
ビツトデータが入力した後のレジスタの内容は次の第４
表のようになる。

そこでメモＩＪ Ｍのアドレス人力Ａ。

−Ａ４の５ビツトのうち、Ａ４は１に固定し、Ａｏ−Ａ
３にＣ８〜Ｃ３を与えた場合、アドレス番号１６〜３１
までの１６個のアドレスの各データ出力り。

−Ｄ７には、次の第５表の式に従った内容が読出される
ように記憶させておく。

従ってこのメモＩＪ Ｍのアドレス入力とデータ出力と
の関係は先の第３表の下半分のようになる。

例えは、Ｃｏ−０、Ｃ１−０，Ｃ２−〇１ Ｃ３−１の
時には、Ａｏ−Ｏｌ Ａ１−０、Ａ２０、Ａ３−１、Ａ
４−１のアドレスカ福売出され、そのアドレスからはり
。

−０，Ｄ、（−Ｃ３）−１、Ｄ２ （−Ｃ２）−〇、
Ｄ３ （−Ｃ１）−〇、 Ｄ４ （−Ｃ６■Ｃ３）−１
、Ｄ５ （−Ｃ２）＝ｏ、Ｄ６ （−Ｃ，） −〇、Ｄ
７（＝ＣＯ）−〇が読出される。

このようにして、メモリＭのアドレス人力Ａ４をＯから
１に変えるだけで発生多項式〇（Ｘ）が切り換えられる
。

以上本発明を一実施例について説明したが、本発明によ
れば、第４図と比較すれば判るように数ビットずつまと
めてデータ入力させる場合でもその構成が複雑とならず
、しかも数ビットずつまとめてデータ入力するものであ
るから高速なものを得ることができる。

また簡単な手段により発生多項式〇（Ｘ）を切り換える
ことができ実用に供して非常に効果がある。

【図面の簡単な説明】

第１図は従来のフィードバックシフトレジスタの基本回
路を示す図、第２図はデータのフォーマットを示す図、
第３図及び第４図は従来のフィードバックシフトレジス
タの欠点を説明するための図、第５図は本発明の一実施
例を示す図である。 第５図において、Ｆｏ−Ｆ７・・・・・・フリップフロ
ップ、ＥＯ”Ｅ７１ ＥＩＯ”’−Ｅ１３”””排他的
論理和ゲート、Ｍ・・・・・・メモリ。

Claims (1)

1. 【特許請求の範囲】 １ 双安定記憶素子を各段の構成素子としたレジスタと
   、当該レジスタの内部デ゛−夕と入カデ゛−タとの間に
   第１の論理演算を施こしてアドレス情報を作成する論理
   回路と、前記アドレス情報によりアクセスされるメモリ
   であって各アドレスには当該アドレス情報のビット間に
   第２の論理演算を施こした結果が予め記憶されているも
   のと、当該メモリからの読出しデータを受けて前記レジ
   スタの内部データを更新する手段とから成り、前記第１
   及び第２の論理演算は発生多項式に基づいたものである
   ことを特徴とするフィードバックシフトレジスタ。 ２、特許請求の範囲第１項記載のフィードバックシフト
   レジスタにおいて、前記メモリのアドレスは複数のグル
   ープに分割され、前記第２の論理演算はこれらグループ
   で互いに異なっていることを特徴とするフィードバック
   シフトレジスタ。