JPS60244995A - シフト回路 - Google Patents
シフト回路Info
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- JPS60244995A JPS60244995A JP59101969A JP10196984A JPS60244995A JP S60244995 A JPS60244995 A JP S60244995A JP 59101969 A JP59101969 A JP 59101969A JP 10196984 A JP10196984 A JP 10196984A JP S60244995 A JPS60244995 A JP S60244995A
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- Japan
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明はパターンメモリから送出されるパターンデータ
を出力パンツアメモリ上に一旦展開してから読出して印
刷や表示等を行う装置に係り、特に前記パターンメモリ
から出カバソファメモリにパターンデータを展開する場
合に、書込み位置を任意のビット数シフトすることが出
来るシフト回路に関する。
を出力パンツアメモリ上に一旦展開してから読出して印
刷や表示等を行う装置に係り、特に前記パターンメモリ
から出カバソファメモリにパターンデータを展開する場
合に、書込み位置を任意のビット数シフトすることが出
来るシフト回路に関する。
（ｂ）従来技術と問題点
パターンメモリから送出されるパターンデータを出カバ
ソファメモリ上に一旦展開してから読出して印刷や表示
等を行う装置においては、出カバソファメモリ上のパタ
ーンデータを書込む位置を加減することにより、印刷又
は表示する場合のパターンの印刷開始位置又は表示位置
を調節する。
ソファメモリ上に一旦展開してから読出して印刷や表示
等を行う装置においては、出カバソファメモリ上のパタ
ーンデータを書込む位置を加減することにより、印刷又
は表示する場合のパターンの印刷開始位置又は表示位置
を調節する。
第１図は出カバソファメモリにパターンデータを書込む
状態を説明する図である。パターンメモリ１からｎビッ
ト毎にパターンデータを読出してｎビットのメモリ境界
がｍある出力ハノファメモリ２に書込む時、３又は４で
示す如く出カバソファメモリの端から或距離（ａｌ又は
（ｂ）をおいて格納することがめられる。この場合パタ
ーンメモリ１から読出したパターンデータは富に一定で
あるため、（ａｌ又は（ｂｌに示す距離分はパターンデ
ータをシフトして出カバソファメモリ２に書込むｄ・要
がある。
状態を説明する図である。パターンメモリ１からｎビッ
ト毎にパターンデータを読出してｎビットのメモリ境界
がｍある出力ハノファメモリ２に書込む時、３又は４で
示す如く出カバソファメモリの端から或距離（ａｌ又は
（ｂ）をおいて格納することがめられる。この場合パタ
ーンメモリ１から読出したパターンデータは富に一定で
あるため、（ａｌ又は（ｂｌに示す距離分はパターンデ
ータをシフトして出カバソファメモリ２に書込むｄ・要
がある。
即ちパターンメモリ１から読出されたパターンデータの
前に空白となるデータを追加することで出カバソファメ
モリ２上の書込み位置を加減することとなる。従来この
空白データの追加には単純に１ビツトずつシフトする回
路を用いるか、マルチプレクサ群を用いていた。第２図
は１ビツトずつシフトする回路の一例を示すブロック図
で、第３図↓まマルチプレクサ群を用いる回路の一例を
示すブロック図である。第２図はｎビットの並列入力デ
ータ５を並／直変換回路６で直列データに変換し、ｎビ
ットのシフトレジスタ７．１３−９をｍ１固直列接続し
たシフトレジスタにシフトインするものである。そして
このシフトインの時前記の距離（ａ）又は（ｂｌに相当
する変位量を演算した結果をカウンタに記憶し、該カウ
ンタがＯになるまで余分にシフトすることで、希望の変
位量を得るものである。第３図はｎビットの入力データ
５を１ビツトずつｎＸｍ（固の１ビツトのマルチプレク
サ１ １−４ ２に夫々送出し、ｎＸｍｌｌｌのレジス
タ１３、Ｉ ４−４ ５に夫々格納する時、前記希望の
変位量をカウンタに記憶し、その分ずらして格納するも
のである。即ち１ビツトずらす場合はレジスタ１３に↓
よパターンデータを格納せず、レジスタ１４からレジス
タ１５の方向に並行にずらして格納するようにマルチブ
レク＋１０〜１２を制御する。このようにすることで任
意のビット数だけずらして出カバソファメモリ２にパタ
ーンデータを格納することが出来る。しかし前者は回路
構成部品が少なくて済むが、シフトすべきデータのビッ
ト数が多くなるほど速度が低下する。又後者は高速であ
るがシフトすべきデータのビット数が多くなるほど回路
部品の数が多くなる占いう欠点がある。
前に空白となるデータを追加することで出カバソファメ
モリ２上の書込み位置を加減することとなる。従来この
空白データの追加には単純に１ビツトずつシフトする回
路を用いるか、マルチプレクサ群を用いていた。第２図
は１ビツトずつシフトする回路の一例を示すブロック図
で、第３図↓まマルチプレクサ群を用いる回路の一例を
示すブロック図である。第２図はｎビットの並列入力デ
ータ５を並／直変換回路６で直列データに変換し、ｎビ
ットのシフトレジスタ７．１３−９をｍ１固直列接続し
たシフトレジスタにシフトインするものである。そして
このシフトインの時前記の距離（ａ）又は（ｂｌに相当
する変位量を演算した結果をカウンタに記憶し、該カウ
ンタがＯになるまで余分にシフトすることで、希望の変
位量を得るものである。第３図はｎビットの入力データ
５を１ビツトずつｎＸｍ（固の１ビツトのマルチプレク
サ１ １−４ ２に夫々送出し、ｎＸｍｌｌｌのレジス
タ１３、Ｉ ４−４ ５に夫々格納する時、前記希望の
変位量をカウンタに記憶し、その分ずらして格納するも
のである。即ち１ビツトずらす場合はレジスタ１３に↓
よパターンデータを格納せず、レジスタ１４からレジス
タ１５の方向に並行にずらして格納するようにマルチブ
レク＋１０〜１２を制御する。このようにすることで任
意のビット数だけずらして出カバソファメモリ２にパタ
ーンデータを格納することが出来る。しかし前者は回路
構成部品が少なくて済むが、シフトすべきデータのビッ
ト数が多くなるほど速度が低下する。又後者は高速であ
るがシフトすべきデータのビット数が多くなるほど回路
部品の数が多くなる占いう欠点がある。
Ｃｃ）発明の目的
本発明の目的は上記欠点に鑑み、比較的簡単な回路で高
速にシフトして、希望の変位量を得ることが出来るシフ
ト回路を提供することにある。
速にシフトして、希望の変位量を得ることが出来るシフ
ト回路を提供することにある。
（ｄ）発明の構成
本発明の構成はパターンメモリからｎピント毎に送出さ
れるパターンデータをｎｘｍビット毎に区切って出力パ
ンツアメモリ上に一旦展開してからｎビット毎に読出し
て印刷や表示等を行う装置において、ｎピントの入力デ
ータ又はｎビットの空白データを選択して第１のレジス
タに格納する選択手段と、該第１のレジスタの出力を格
納する第２のレジスタと、該第１のレジスタ及び第２の
レジスタの出力を１ピントずつずらしてｎビット分を選
択するｎ個の１ビツト選択手段と、該ｌビット選択手段
の各出力をｎピントずつ順次格納するｐ ／ ｎ個のレ
ジスタとを設け、前記パターンデータを出カバソファメ
モリに格納する際に必要とするシフトＭｑがｑ＜ｎの場
合、前記選択手段は入力データの前に第１のレジスタに
前記空白データを格納し、前記シフト量ｑがｎの整数倍
以上の場合は該整数＋１の数の空白データを入力データ
の前に第１のレジスタに連続して格納するように動作し
、前記１ビツト選択手段は前記シフト量ｑのｎビット未
満のビット数に応じて前記第１のレジスタ及び第２のレ
ジスタの各ビットをずらして選択するように動作するも
のである。
れるパターンデータをｎｘｍビット毎に区切って出力パ
ンツアメモリ上に一旦展開してからｎビット毎に読出し
て印刷や表示等を行う装置において、ｎピントの入力デ
ータ又はｎビットの空白データを選択して第１のレジス
タに格納する選択手段と、該第１のレジスタの出力を格
納する第２のレジスタと、該第１のレジスタ及び第２の
レジスタの出力を１ピントずつずらしてｎビット分を選
択するｎ個の１ビツト選択手段と、該ｌビット選択手段
の各出力をｎピントずつ順次格納するｐ ／ ｎ個のレ
ジスタとを設け、前記パターンデータを出カバソファメ
モリに格納する際に必要とするシフトＭｑがｑ＜ｎの場
合、前記選択手段は入力データの前に第１のレジスタに
前記空白データを格納し、前記シフト量ｑがｎの整数倍
以上の場合は該整数＋１の数の空白データを入力データ
の前に第１のレジスタに連続して格納するように動作し
、前記１ビツト選択手段は前記シフト量ｑのｎビット未
満のビット数に応じて前記第１のレジスタ及び第２のレ
ジスタの各ビットをずらして選択するように動作するも
のである。
（ｅ）発明の実施例
第４図は本発明の一実施例を説明する図である。
本実施例はメモリ境界が８ピントのパターンメモリｌか
らメモリ境界が１６ビツトの出力バッファメモリ２にパ
ターンデータを格納するもので、希望する変位量（ａＪ
が３ビツトの場合を示す。第５図は本発明の一実施例を
示す回路のブロック図で、第４図の実施例を実現する場
合につき説明する。
らメモリ境界が１６ビツトの出力バッファメモリ２にパ
ターンデータを格納するもので、希望する変位量（ａＪ
が３ビツトの場合を示す。第５図は本発明の一実施例を
示す回路のブロック図で、第４図の実施例を実現する場
合につき説明する。
そして第６図は第５図の動作を説明する図である。
第５図においてマルチプレク９１６は８ビツトの入力デ
ータと８ビツトの“Ｏ”を切り替えてレジスタ１７に格
納する。マルチプレクサ１６は第６図■に示す如くレジ
スタ１７にまずｏｏｏｏｏ。
ータと８ビツトの“Ｏ”を切り替えてレジスタ１７に格
納する。マルチプレクサ１６は第６図■に示す如くレジ
スタ１７にまずｏｏｏｏｏ。
００を格納する。この時レジスタ１８の値は未定である
ため×で示す。次の動作タイミングでマルチプレクサ（
ＭＰＸ）１９はレジスタ１７と１８の出力を第６図■に
示す如くレジスタ２０に格納するが、同時にレジスタ１
７の出力はレジスタ１８に格納される。そしてマルチプ
レクサ１６はレジスタ１７に入力データＡＯ〜Ａ２を格
納する。
ため×で示す。次の動作タイミングでマルチプレクサ（
ＭＰＸ）１９はレジスタ１７と１８の出力を第６図■に
示す如くレジスタ２０に格納するが、同時にレジスタ１
７の出力はレジスタ１８に格納される。そしてマルチプ
レクサ１６はレジスタ１７に入力データＡＯ〜Ａ２を格
納する。
第７図は第５図のマルチプレクサ１９とその周辺回路の
詳細ブロック図である。マルチプレクサ１９はパターン
メモリ１のメモリ境界が８ビツトのため、１ピントのマ
ルチプレクサ１９−１．１９−２．１９−３．１９−４
．１９−５．１９−６゜１９−７．１９−８から構成さ
れる。そして第４図パターンメモリ１に示す如くパター
ンデータの８ビツトの先頭ビットをＸｏ又はＹｏで表し
、最後のビットをＸ７又はＹ、で表し、第７図に示す如
くレジスタ１７にｘｏ−ｘ７の各ビットが格納され〜レ
ジスタ１８にＹＯ〜Ｙ７の各ピントが格納されているも
のとする。マルチプレクサ１９−８はレジスタ１７のｘ
ｏ−Ｘ、の各ビットを選択可能とするように接続される
。マルチプレクサ１９−７は第７図では接続線を省略し
であるがレジスタ１日のＹフビット及びレジスタ１７の
ＸＯ〜Ｘ６の各ビットを選択可能とするように接続され
る。マルチプレクサ１９−６は第７図では接続線を省略
しであるがレジスタ１８のＹ６．Ｙ、ビット及びレジス
タ１７のＸＯ〜Ｘ５の各ビットを選択可能とするように
接続される。マルチプレクサ１９−５は第７図では接続
線を省略しであるがレジスタ１８のＹ５〜Ｙアビノド及
びレジスタ１７のＸＯ〜Ｘ＋の各ビットを選択可能とす
るように接続される。マルチプレクサ１９−４は第７図
では接続線を省略しであるがレジスタ１８のＹ十〜Ｙ７
ビソト及びレジスタ１７のＸＯ〜Ｘ３の各ビットを選択
可能とするように接続される。マルチプレクサｌ９−３
はレジスタエ８のＹ３〜Ｙ２ビット及びレジスタ１７の
Ｘ ｏ −Ｘ ２の各ビットを選択可能とするように接
続される。マルチプレクサ１９−２は第７図では接続線
を省略しであるがレジスタ１８のＹ２〜Ｙ７ビソト及び
レジスタ１７のＸ ｏ 、Ｘ Ｉの各ビットを選択可能
とするように接続される。マルチプレクサ１９−１はレ
ジスタ１８のＹ１〜Ｙ７ビソト及びレジスタ１７のＸＯ
の各ビットを選択可ｉとするように接続される。
詳細ブロック図である。マルチプレクサ１９はパターン
メモリ１のメモリ境界が８ビツトのため、１ピントのマ
ルチプレクサ１９−１．１９−２．１９−３．１９−４
．１９−５．１９−６゜１９−７．１９−８から構成さ
れる。そして第４図パターンメモリ１に示す如くパター
ンデータの８ビツトの先頭ビットをＸｏ又はＹｏで表し
、最後のビットをＸ７又はＹ、で表し、第７図に示す如
くレジスタ１７にｘｏ−ｘ７の各ビットが格納され〜レ
ジスタ１８にＹＯ〜Ｙ７の各ピントが格納されているも
のとする。マルチプレクサ１９−８はレジスタ１７のｘ
ｏ−Ｘ、の各ビットを選択可能とするように接続される
。マルチプレクサ１９−７は第７図では接続線を省略し
であるがレジスタ１日のＹフビット及びレジスタ１７の
ＸＯ〜Ｘ６の各ビットを選択可能とするように接続され
る。マルチプレクサ１９−６は第７図では接続線を省略
しであるがレジスタ１８のＹ６．Ｙ、ビット及びレジス
タ１７のＸＯ〜Ｘ５の各ビットを選択可能とするように
接続される。マルチプレクサ１９−５は第７図では接続
線を省略しであるがレジスタ１８のＹ５〜Ｙアビノド及
びレジスタ１７のＸＯ〜Ｘ＋の各ビットを選択可能とす
るように接続される。マルチプレクサ１９−４は第７図
では接続線を省略しであるがレジスタ１８のＹ十〜Ｙ７
ビソト及びレジスタ１７のＸＯ〜Ｘ３の各ビットを選択
可能とするように接続される。マルチプレクサｌ９−３
はレジスタエ８のＹ３〜Ｙ２ビット及びレジスタ１７の
Ｘ ｏ −Ｘ ２の各ビットを選択可能とするように接
続される。マルチプレクサ１９−２は第７図では接続線
を省略しであるがレジスタ１８のＹ２〜Ｙ７ビソト及び
レジスタ１７のＸ ｏ 、Ｘ Ｉの各ビットを選択可能
とするように接続される。マルチプレクサ１９−１はレ
ジスタ１８のＹ１〜Ｙ７ビソト及びレジスタ１７のＸＯ
の各ビットを選択可ｉとするように接続される。
そしてマルチプレクサ１９−１はレジスタ２ｏに格納さ
れるパターンデータの先頭のビットを、マルチプレクサ
１９−２は次のピントというように順次格納するように
接続され、マルチプレクサ１９−８は最後のどノドを格
納するように接続される。ここでマルチプレクサ１９は
変位量即ちシフト量が“′０″の時はマルチプレクサ１
９−８はレジスタ１７のｘ７を、マルチプレクサ１９−
７はレジスタ１７のχＧを、マルチプレクサ１９−６は
レジスタのｘ５を、マルチプレクサ１９−５はレジスタ
１７のＸ十を、マルチプレクサはレジスタ１７のＸ３を
、マルチプレクサ１９−３はレジスタ１７のＸｌを、マ
ルチプレクサ１９−２はレジスタ１７のＸｌを、マルチ
プレクサ１９−１はレジスタ１７のＸｏを選択するよう
に制御される。またシフト量が°゛１”の時はマルチプ
レクサ１９−８はレジスタ１７の×６を、マルチプレク
サ１９−７はレジスタ１７のＸ５を、マルチプレクサ１
９−６はレジスタのＸ十を、マルチプレクサ１９−５は
レジスタ１７のＸ３を、マルチプレクサ１９−４はレジ
スタ１７のＸｌを、マルチプレクサ１９−３はレジスタ
１７のＸｌを、マルチプレクサ１９−２はレジスタ１７
のＸｏを、マルチプレクサ１９−１はレジスタ１８のＹ
，を選択するように制御される。また更にシフト量がパ
３”の時はマルチプレクサ１９−８はレジスタ１７のＸ
十を、マルチプレクサ タ１７のｘ３を、マルチプレクー！１１９−６はレジス
タのＸｌを、マルチプレクサ１９−５はレジスタ１７の
Ｘ，を、マルチプレクサ１９−４はレジスタ１７のＸｏ
を、マルチプレクサ１９−３はしジスタ１８のＹ７を、
マルチプレクサ１９−２はレジスタ１８のＹ６を、マル
チプレクサ１９−１はレジスタ１８のＹ５を選択するよ
うに制御される。このようにシフト量に応じてマルチプ
レクサ１９の選択すべきレジスタ１７．１８の対応する
ビット位置がシフトされる。従って第４図の実施例の如
くシフト量が３ビツトの場合第７図レジスタ２０に示す
如くレジスタ２０に格納されるビットはＹ５．Ｙ６．Ｙ
７．ＸＯ，Ｘｌ、Ｘ２．Ｘ３゜Ｘ＋となる。従って第６
図■のレジスタ２０に示す如くこの時の内容はｘｘｘｏ
ｏｏｏｏとなる。
れるパターンデータの先頭のビットを、マルチプレクサ
１９−２は次のピントというように順次格納するように
接続され、マルチプレクサ１９−８は最後のどノドを格
納するように接続される。ここでマルチプレクサ１９は
変位量即ちシフト量が“′０″の時はマルチプレクサ１
９−８はレジスタ１７のｘ７を、マルチプレクサ１９−
７はレジスタ１７のχＧを、マルチプレクサ１９−６は
レジスタのｘ５を、マルチプレクサ１９−５はレジスタ
１７のＸ十を、マルチプレクサはレジスタ１７のＸ３を
、マルチプレクサ１９−３はレジスタ１７のＸｌを、マ
ルチプレクサ１９−２はレジスタ１７のＸｌを、マルチ
プレクサ１９−１はレジスタ１７のＸｏを選択するよう
に制御される。またシフト量が°゛１”の時はマルチプ
レクサ１９−８はレジスタ１７の×６を、マルチプレク
サ１９−７はレジスタ１７のＸ５を、マルチプレクサ１
９−６はレジスタのＸ十を、マルチプレクサ１９−５は
レジスタ１７のＸ３を、マルチプレクサ１９−４はレジ
スタ１７のＸｌを、マルチプレクサ１９−３はレジスタ
１７のＸｌを、マルチプレクサ１９−２はレジスタ１７
のＸｏを、マルチプレクサ１９−１はレジスタ１８のＹ
，を選択するように制御される。また更にシフト量がパ
３”の時はマルチプレクサ１９−８はレジスタ１７のＸ
十を、マルチプレクサ タ１７のｘ３を、マルチプレクー！１１９−６はレジス
タのＸｌを、マルチプレクサ１９−５はレジスタ１７の
Ｘ，を、マルチプレクサ１９−４はレジスタ１７のＸｏ
を、マルチプレクサ１９−３はしジスタ１８のＹ７を、
マルチプレクサ１９−２はレジスタ１８のＹ６を、マル
チプレクサ１９−１はレジスタ１８のＹ５を選択するよ
うに制御される。このようにシフト量に応じてマルチプ
レクサ１９の選択すべきレジスタ１７．１８の対応する
ビット位置がシフトされる。従って第４図の実施例の如
くシフト量が３ビツトの場合第７図レジスタ２０に示す
如くレジスタ２０に格納されるビットはＹ５．Ｙ６．Ｙ
７．ＸＯ，Ｘｌ、Ｘ２．Ｘ３゜Ｘ＋となる。従って第６
図■のレジスタ２０に示す如くこの時の内容はｘｘｘｏ
ｏｏｏｏとなる。
次の動作タイミングでマルチプレクサ（ＭＰＸ）１９は
前記の如く動作してレジスタ１７と１８の出力を第６図
■に示す如くレジスタ２０に格納するためレジスタ２０
の内容は０００ＡｏＡ１Ａ２Ａ３ Ａ十となる。また同
時にレジスタ１７の出力はレジスタ１８に格納されＡｏ
−Ａ７となる。
前記の如く動作してレジスタ１７と１８の出力を第６図
■に示す如くレジスタ２０に格納するためレジスタ２０
の内容は０００ＡｏＡ１Ａ２Ａ３ Ａ十となる。また同
時にレジスタ１７の出力はレジスタ１８に格納されＡｏ
−Ａ７となる。
そしてマルチプレクサ１６はレジスタ１７に入力データ
Ｂｏ−Ｂアを格納する。またレジスタ２０の出力はレジ
スタ２１に格納されるためその内容はｘｘｘｏｏｏｏｏ
となる。
Ｂｏ−Ｂアを格納する。またレジスタ２０の出力はレジ
スタ２１に格納されるためその内容はｘｘｘｏｏｏｏｏ
となる。
次の動作タイミングでマルチプレクサ（ＭＰＸ）１９は
前記の如く動作してレジスタ１７と１８の出力を第６図
■に示す如くレジスタ２ｏに格納するためレジスタ２ｏ
の内容はＡ５Ａ６ Ａ７ Ｂ ＯＢ、８２Ｂ３ Ｂ＋と
なる。また同時にレジスタ１７の出力はレジスタ１８に
格納されＢｏ〜Ｂ２となる。そしてマルチプレクサ１６
はレジスタ１７ニ入カデータＣｏ〜ｃ７を格納する。ま
たレジスタ２０の出力はレジスタ２１に格納されるため
その内容はＯＯＯＡ ｏ ＡｌＡ２ Ａ３ Ａ４ トナ
ル。このレジスタ２１と２０のデータが読出されて出カ
バソファメモリ２に格納されると先頭に３ビツトの“０
”があるため３ビツトシフトしてパターンデータを格納
することが出来る。
前記の如く動作してレジスタ１７と１８の出力を第６図
■に示す如くレジスタ２ｏに格納するためレジスタ２ｏ
の内容はＡ５Ａ６ Ａ７ Ｂ ＯＢ、８２Ｂ３ Ｂ＋と
なる。また同時にレジスタ１７の出力はレジスタ１８に
格納されＢｏ〜Ｂ２となる。そしてマルチプレクサ１６
はレジスタ１７ニ入カデータＣｏ〜ｃ７を格納する。ま
たレジスタ２０の出力はレジスタ２１に格納されるため
その内容はＯＯＯＡ ｏ ＡｌＡ２ Ａ３ Ａ４ トナ
ル。このレジスタ２１と２０のデータが読出されて出カ
バソファメモリ２に格納されると先頭に３ビツトの“０
”があるため３ビツトシフトしてパターンデータを格納
することが出来る。
次の動作タイミングでマルチプレクサ（ＭＰＸ）１９は
前記の如く動作してレジスタ１７と１８の出力を第６図
■に示す如くレジスタ２ｏに格納するためレジスタ２ｏ
の内容は８６８６ Ｂ７ Ｃ。
前記の如く動作してレジスタ１７と１８の出力を第６図
■に示す如くレジスタ２ｏに格納するためレジスタ２ｏ
の内容は８６８６ Ｂ７ Ｃ。
Ｃ１Ｃ２ｃ３ｃ＋となる。また同時にレジスタ１７の出
力はレジスタ１８に格納されｃｏ−０７となる。ここで
パターンメモリ１からのパターンデータが一行分済んだ
とすると、マルチプレクサ１６はレジスタ１７にまた０
”を８ビツト格納する。そしてレジスタ２０の出力はレ
ジスタ２１に格納されるためその内容はＡ５ Ａに Ａ
７ Ｂ ｏ Ｂ １Ｂ２８３ Ｂ＋となる。
力はレジスタ１８に格納されｃｏ−０７となる。ここで
パターンメモリ１からのパターンデータが一行分済んだ
とすると、マルチプレクサ１６はレジスタ１７にまた０
”を８ビツト格納する。そしてレジスタ２０の出力はレ
ジスタ２１に格納されるためその内容はＡ５ Ａに Ａ
７ Ｂ ｏ Ｂ １Ｂ２８３ Ｂ＋となる。
次の動作タイミングでマルチプレクサ（ＭＰＸ）１９は
前記の如く動作してレジスタ１７と１８の出力を第６図
■に示す如くレジスタ２ｏに格納するためレジスタ２０
の内容はｃ５ｃ６ｃ７ｏ。
前記の如く動作してレジスタ１７と１８の出力を第６図
■に示す如くレジスタ２ｏに格納するためレジスタ２０
の内容はｃ５ｃ６ｃ７ｏ。
０００となる。また同時にレジスタ１７の出力はレジス
タ１８に格納されｏｏｏｏｏｏｏｏとなる。
タ１８に格納されｏｏｏｏｏｏｏｏとなる。
そしてマルチプレクサ１６はここでレジスタ１７にまた
Ｏ”を８ピント格納する。そしてレジスタ２０の出力は
レジスタ２１に格納されるためその内容は８５ Ｂ６
Ｂ７ ＣＯＣｌ Ｃ２Ｃ３Ｃ十となる。このレジスタ２
１と２０のデータが読出されて出力ハノファメモリ２に
格納されると■で格納されたデータに連続したデータが
格納される。
Ｏ”を８ピント格納する。そしてレジスタ２０の出力は
レジスタ２１に格納されるためその内容は８５ Ｂ６
Ｂ７ ＣＯＣｌ Ｃ２Ｃ３Ｃ十となる。このレジスタ２
１と２０のデータが読出されて出力ハノファメモリ２に
格納されると■で格納されたデータに連続したデータが
格納される。
次の動作タイミングでマルチプレクサ（ＭＰＸ）１９は
前記の如く動作してレジスタ１７と１８の出力を第６図
■に示す如くレジスタ２ｏに格納するためレジスタ２０
の内容はｏｏｏｏｏｏｏ。
前記の如く動作してレジスタ１７と１８の出力を第６図
■に示す如くレジスタ２ｏに格納するためレジスタ２０
の内容はｏｏｏｏｏｏｏ。
となる。また同時にレジスタ１７の出力はレジスタ１８
に格納されｏｏｏｏｏｏｏｏとなる。そしてマルチプレ
クサ１６は次のパターンデータＡ。
に格納されｏｏｏｏｏｏｏｏとなる。そしてマルチプレ
クサ１６は次のパターンデータＡ。
〜Ａアヲ１／ シスタ１７に格納する。そしてレジスタ
２０の出力はレジスタ２１に格納されるためその内容は
Ｃ６Ｃ６Ｃ７０００００となる。この■の状態は■の状
態と同一であり、次の動作タイミングでは■の動作に移
行して行くこととなる。従ってパターンメモリ１のパタ
ーンデータは３ビツトのシフトを行って第４図に示す如
く出カバソファメモリ２に格納することが出来る。
２０の出力はレジスタ２１に格納されるためその内容は
Ｃ６Ｃ６Ｃ７０００００となる。この■の状態は■の状
態と同一であり、次の動作タイミングでは■の動作に移
行して行くこととなる。従ってパターンメモリ１のパタ
ーンデータは３ビツトのシフトを行って第４図に示す如
く出カバソファメモリ２に格納することが出来る。
第８図は第４図の変位量（ａ）即ちシフト量が８ピント
を越えて１１ビツトの場合の動作を説明する図である。
を越えて１１ビツトの場合の動作を説明する図である。
マルチプレクサ１６は■に示す如くレジスタ１７に０”
を８ビツト格納する。マルチプレクサ１９は■に示す如
くレジスタ１７とレジスタ１８の出力を前記同様に動作
してレジスタ２０に格納する。従ってレジスタ２０の内
容は××ｘｏｏｏｏｏとなる。この時マルチプレクー４
３−１６はシフト量が１１ピントのためレジスタ１７に
もう一度゛０”を８ビツト格納する。レジスタ１７の内
容はレジスタ１８に格納され総て０”となる。
を８ビツト格納する。マルチプレクサ１９は■に示す如
くレジスタ１７とレジスタ１８の出力を前記同様に動作
してレジスタ２０に格納する。従ってレジスタ２０の内
容は××ｘｏｏｏｏｏとなる。この時マルチプレクー４
３−１６はシフト量が１１ピントのためレジスタ１７に
もう一度゛０”を８ビツト格納する。レジスタ１７の内
容はレジスタ１８に格納され総て０”となる。
次に■に示す如くマルチプレクサ１９はレジスタ１７と
１８の出力を前記同様に動作してレジスタ２０に格納す
るが総て０″のため、レジスタ２０にはｏｏｏｏｏｏｏ
ｏが格納される。レジスタ２０の内容はレジスタ２１に
格納され×××０００００となる。レジスタ１７には入
力データが格納されＡｏ〜Ａ７が入る。レジスタ１８に
はレジスタ１７の内容が格納されてｏｏｏｏｏｏｏ。
１８の出力を前記同様に動作してレジスタ２０に格納す
るが総て０″のため、レジスタ２０にはｏｏｏｏｏｏｏ
ｏが格納される。レジスタ２０の内容はレジスタ２１に
格納され×××０００００となる。レジスタ１７には入
力データが格納されＡｏ〜Ａ７が入る。レジスタ１８に
はレジスタ１７の内容が格納されてｏｏｏｏｏｏｏ。
となる。
次に■に示す如くマルチプレクサ１９はレジスタ１７と
１８の出力を前記同様に動作してレジスタ２０に格納す
るためその内容は０００ Ａ ｏ Ａ １Ａ２Ａ３ Ａ
十となる。レジスタ２０の内容はレジスタ２１に格納さ
れ総て０”となる。レジスタ１７には入力データが格納
されＢｏ〜Ｂフが入る。
１８の出力を前記同様に動作してレジスタ２０に格納す
るためその内容は０００ Ａ ｏ Ａ １Ａ２Ａ３ Ａ
十となる。レジスタ２０の内容はレジスタ２１に格納さ
れ総て０”となる。レジスタ１７には入力データが格納
されＢｏ〜Ｂフが入る。
レジスタ１８にはレジスタ１７の内容が格納されてＡＯ
〜Ａ２となる。このレジスタ２１と２０のデータが読出
されて出力バッファメモリ２に格納されると先頭に１１
ビツトの“０″があるため１１ピントシフトしてパター
ンデータを格納することが出来る。
〜Ａ２となる。このレジスタ２１と２０のデータが読出
されて出力バッファメモリ２に格納されると先頭に１１
ビツトの“０″があるため１１ピントシフトしてパター
ンデータを格納することが出来る。
次に■に示す如くマルチプレクサ１９はレジスタ１７と
１８の出力を前記同様に動作してレジスタ２０に格納す
るためその内容はＡｔ５Ａ６ Ａ７ Ｂｏｆ３１Ｂ２
Ｂ３Ｂ令となる。レジスタ２０の内容はレジスタ２１に
格納されＯＯＯＡ ＯＡ ＩＡ ２ Ａ３Ａ十となる。
１８の出力を前記同様に動作してレジスタ２０に格納す
るためその内容はＡｔ５Ａ６ Ａ７ Ｂｏｆ３１Ｂ２
Ｂ３Ｂ令となる。レジスタ２０の内容はレジスタ２１に
格納されＯＯＯＡ ＯＡ ＩＡ ２ Ａ３Ａ十となる。
レジスタ１７には入力データが格納されＣ０−Ｃ，が入
る。レジスタ１８にはレジスタ１７の内容が格納されて
ＢＯ〜Ｂ７となる。
る。レジスタ１８にはレジスタ１７の内容が格納されて
ＢＯ〜Ｂ７となる。
次に■に示す如くマルチプレクサ１９はレジスタ１７と
１８の出力を前記同様に動作してレジスタ２０に格納す
るためその内容は８６ Ｂ６ ＢアＣｏｃＩ Ｃ２Ｃ３
Ｃ＋となる。レジスタ２０の内容はレジスタ２１に格納
されＡ５ Ａ６ Ａ７ Ｂ ｏ Ｂ １Ｂ２８３ Ｂ十
となる。ここでパターンメモリ１からのパターンデータ
が一行分済んだとするとマルチプレクサ１６はレジスタ
１７に“０″を８ビツト格納する。レジスタ１８にはレ
ジスタ１７の内容が格納されてＣＯ〜Ｃ７となる。そし
てこのレジスタ２１と２０のデータを読出して出力バッ
ファメモリ２に格納すると■で格納されたパターンデー
タに連続したデータが格納される。
１８の出力を前記同様に動作してレジスタ２０に格納す
るためその内容は８６ Ｂ６ ＢアＣｏｃＩ Ｃ２Ｃ３
Ｃ＋となる。レジスタ２０の内容はレジスタ２１に格納
されＡ５ Ａ６ Ａ７ Ｂ ｏ Ｂ １Ｂ２８３ Ｂ十
となる。ここでパターンメモリ１からのパターンデータ
が一行分済んだとするとマルチプレクサ１６はレジスタ
１７に“０″を８ビツト格納する。レジスタ１８にはレ
ジスタ１７の内容が格納されてＣＯ〜Ｃ７となる。そし
てこのレジスタ２１と２０のデータを読出して出力バッ
ファメモリ２に格納すると■で格納されたパターンデー
タに連続したデータが格納される。
次に■に示す如くマルチプレクサ１９はレジスタ１７と
１８の出力を前記同様に動作してレジスタ２０に格納す
るためその内容はｏｏｏｏｏｏ。
１８の出力を前記同様に動作してレジスタ２０に格納す
るためその内容はｏｏｏｏｏｏ。
Ｏとなる。レジスタ２０の内容はレジスタ２１に格納さ
れＣｓ ＣＧ Ｃ７０００００となる。ここでマルチプ
レクサ１６は更にレジスタ１７に０″を８ビツト格納す
る。レジスタ１８にはレジスタ１７の内容が格納されて
ｏｏｏｏｏｏｏｏとなる。
れＣｓ ＣＧ Ｃ７０００００となる。ここでマルチプ
レクサ１６は更にレジスタ１７に０″を８ビツト格納す
る。レジスタ１８にはレジスタ１７の内容が格納されて
ｏｏｏｏｏｏｏｏとなる。
これは■の状態と同一であり、次の動作は■に移行する
。
。
上記の説明は１１ビツトのシフトを行う場合を説明した
が更に８ビツトシフト量を増やし１９ビツトシフトする
場合には、マルチプレクサ１６で第８図■の工程に更に
レジスタ１７に８ピントの“０″を格納する工程を追加
すれば良い。このように８ピントずつシフト量を増加さ
せるにはレジスタ１７に８ビツトの“０”を格納する工
程を追加し、第７図マルチプレクサ１９のビット選択を
加減することで任意のビット数シフトすることが出来る
。又第５図は出カバソファメモリのメモリ境界が１６ビ
ツトでパターンメモリ１のメモリ境界が８ビツトのため
、マルチプレク＋１９の出力をレジスタ２０及び２１と
２つのレジスタを用いて受領しているが、パターンメモ
リ１のメモリ境界がｎビットで出カバソファメモリのメ
モリ境界がｐビットの場合ｐ／ｎの数だ４Ｊレジスタを
用いる必要がある。また第７図では１ビツトのマルチプ
レクサ１９−１〜１９−８を８個使用しているがこれも
ｎ個必要となる。
が更に８ビツトシフト量を増やし１９ビツトシフトする
場合には、マルチプレクサ１６で第８図■の工程に更に
レジスタ１７に８ピントの“０″を格納する工程を追加
すれば良い。このように８ピントずつシフト量を増加さ
せるにはレジスタ１７に８ビツトの“０”を格納する工
程を追加し、第７図マルチプレクサ１９のビット選択を
加減することで任意のビット数シフトすることが出来る
。又第５図は出カバソファメモリのメモリ境界が１６ビ
ツトでパターンメモリ１のメモリ境界が８ビツトのため
、マルチプレク＋１９の出力をレジスタ２０及び２１と
２つのレジスタを用いて受領しているが、パターンメモ
リ１のメモリ境界がｎビットで出カバソファメモリのメ
モリ境界がｐビットの場合ｐ／ｎの数だ４Ｊレジスタを
用いる必要がある。また第７図では１ビツトのマルチプ
レクサ１９−１〜１９−８を８個使用しているがこれも
ｎ個必要となる。
（「）発明の詳細
な説明した如く、本発明は比較的に簡単な回路構成で高
速に任意のビット数シフトして出力パンツアメモリにパ
ターンデータを書込むことが出来る。
速に任意のビット数シフトして出力パンツアメモリにパ
ターンデータを書込むことが出来る。
第１図は出力パンツアメモリにパターンデータを書込む
状態を説明する図、第２図は１ビツトずつシフトする回
路の一例を示すブロック図、第３図はマルチプレクサ群
を用いる回路の一例を示すブロック図、第４図は本発明
の一実施例を説明する図、第５図は本発明の一実施例を
示す回路のブロック図、第６図は第５図の動作を説明す
る図、第７図は第５図のマルチプレクサとその周辺回路
の詳細ブロック図、第８図は第４図の変位量（ａｌ即ち
シフト量が８ピントを越えて１１ビツトの場合の動作を
説明する図である。 １はパターンメモリ、２は出力バッファメモリ、５は入
力データ、６は並／直変換回路、７．８゜９．１３，１
４，１５．１７，１８，２０．２１はレジスタ、１０，
１１，１２．’１６．１９はマルチプレクサである。 蕃 １２ 算 ２ ロ 牟３ 口 算４■ 穿ざ リ
状態を説明する図、第２図は１ビツトずつシフトする回
路の一例を示すブロック図、第３図はマルチプレクサ群
を用いる回路の一例を示すブロック図、第４図は本発明
の一実施例を説明する図、第５図は本発明の一実施例を
示す回路のブロック図、第６図は第５図の動作を説明す
る図、第７図は第５図のマルチプレクサとその周辺回路
の詳細ブロック図、第８図は第４図の変位量（ａｌ即ち
シフト量が８ピントを越えて１１ビツトの場合の動作を
説明する図である。 １はパターンメモリ、２は出力バッファメモリ、５は入
力データ、６は並／直変換回路、７．８゜９．１３，１
４，１５．１７，１８，２０．２１はレジスタ、１０，
１１，１２．’１６．１９はマルチプレクサである。 蕃 １２ 算 ２ ロ 牟３ 口 算４■ 穿ざ リ
Claims (1)
- パターンメモリからｎビット毎に送出されるパターンデ
ータをｎｘｍビット毎に区切って出力パンツアメモリ上
に一旦展開してからｐビット毎に読出して印刷や表示等
を行う装置において、ｎビットの入力データ又はｎビッ
トの空白データを選択して第１のレジスタに格納する選
択手段と、該第１のレジスタの出力を格納する第２のレ
ジスタと、該第１のレジスタ及び第２のレジスタの出力
を１ビツトずつずらしてｎビット分を選択するｎ個の１
ビツト選択手段と、該１ビツト選択手段の各出力をｎビ
ットずつ順次格納するｐ／ｎ個のレジスタとを設け、前
記パターンデータを出カバソファメモリに格納する際に
必要とするシフト量ｑがｑ＜ｎの場合、前記選択手段は
入力データの前に第１のレジスタに前記空白データを格
納し、前記シフト量ｑがｎの整数倍以上の場合は該整数
子１の数の空白データを入力データの前に第１のレジス
タに連続して格納するように動作し、前記１ビツト選択
手段は前記シフト量ｑのｎビット未満のビット数に応じ
て前記第１のレジスタ及び第２のレジスタの各ピントを
ずらして選択するように動作することを特徴とするシフ
ト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59101969A JPS60244995A (ja) | 1984-05-21 | 1984-05-21 | シフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59101969A JPS60244995A (ja) | 1984-05-21 | 1984-05-21 | シフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60244995A true JPS60244995A (ja) | 1985-12-04 |
Family
ID=14314694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59101969A Pending JPS60244995A (ja) | 1984-05-21 | 1984-05-21 | シフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60244995A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62219080A (ja) * | 1986-03-19 | 1987-09-26 | Matsushita Electric Ind Co Ltd | 画像デ−タ変換装置 |
| JPH0247074A (ja) * | 1988-08-08 | 1990-02-16 | Canon Inc | 表示制御装置 |
-
1984
- 1984-05-21 JP JP59101969A patent/JPS60244995A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62219080A (ja) * | 1986-03-19 | 1987-09-26 | Matsushita Electric Ind Co Ltd | 画像デ−タ変換装置 |
| JPH0247074A (ja) * | 1988-08-08 | 1990-02-16 | Canon Inc | 表示制御装置 |
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