JPS5832467A - Ｍｏｓ型半導体集積回路装置 - Google Patents
Ｍｏｓ型半導体集積回路装置Info
- Publication number
- JPS5832467A JPS5832467A JP56131065A JP13106581A JPS5832467A JP S5832467 A JPS5832467 A JP S5832467A JP 56131065 A JP56131065 A JP 56131065A JP 13106581 A JP13106581 A JP 13106581A JP S5832467 A JPS5832467 A JP S5832467A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- semiconductor integrated
- circuit device
- film
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＯＩＩＷ１半導体集積回路装置の構散に関す
る。
る。
従来、ＭＯＩ１１半導体集積回路装置におけるＭＯＳ型
半導体装置は、ソース拡散領域、ドレイン拡散領域およ
びゲート領域いずれも、基板シリコン表面に形成される
か、サラアイヤ絶縁基板上のシリコン膜に形成されるの
が通例である。
半導体装置は、ソース拡散領域、ドレイン拡散領域およ
びゲート領域いずれも、基板シリコン表面に形成される
か、サラアイヤ絶縁基板上のシリコン膜に形成されるの
が通例である。
しかるに、上記従来技術では、ＭＯＳ型半導体装置がシ
リコン基板表両に形成される場合には、拡散層の電気容
量が大なるため高速スイッチング性能が得難く、又、そ
れらの問題を解決するためにす７アイヤ絶縁基板上に形
成されたシリコン膜にＭｏｌ型半導体装置を作成すると
、拡散層の電気容量が減少し、高速スイッチング性能は
向上するが、＋７アイヤ基板のコスシが高くつくという
欠点がある。
リコン基板表両に形成される場合には、拡散層の電気容
量が大なるため高速スイッチング性能が得難く、又、そ
れらの問題を解決するためにす７アイヤ絶縁基板上に形
成されたシリコン膜にＭｏｌ型半導体装置を作成すると
、拡散層の電気容量が減少し、高速スイッチング性能は
向上するが、＋７アイヤ基板のコスシが高くつくという
欠点がある。
本発明はこれら従来技術の欠点をり＜シ、安価で高速ス
イッチング性能の良好なＭｏｌ型半導体集積回路装置を
提供することを目的とする。
イッチング性能の良好なＭｏｌ型半導体集積回路装置を
提供することを目的とする。
上記目的を達成するための本発明の基本的な構成は、シ
リコン半導体基板表面に形成されたＭＯ８型半導体集積
回路装置において、ＭＯＪｉ型半導体装置のいずれか一
方の拡散領域が誘電体膜上に形成されて成ることを特徴
とする。
リコン半導体基板表面に形成されたＭＯ８型半導体集積
回路装置において、ＭＯＪｉ型半導体装置のいずれか一
方の拡散領域が誘電体膜上に形成されて成ることを特徴
とする。
以下、実施例を用いて本発明を具体的に説明する。
第１図は本発明の基本構成を示すＭＯＩ型半導体装置で
あり、１１基板１上に形成された誘電体膜室に囲まれた
領域に形成された単結晶ｓ１膜からなるＭＯａ型半導体
装置Ｏゲーグー極３．グーＦ絶縁膜４およびソース拡散
領域５と、誘電体膜上のＩｌｉ膜に形成されたドレイン
拡散領域６とからなるＭＯ３１１半導体装置である。こ
の場合ドレインの電気容量が小となり該Ｍｅ畠盟半導体
装置のスイッチング速度は速くなる。
あり、１１基板１上に形成された誘電体膜室に囲まれた
領域に形成された単結晶ｓ１膜からなるＭＯａ型半導体
装置Ｏゲーグー極３．グーＦ絶縁膜４およびソース拡散
領域５と、誘電体膜上のＩｌｉ膜に形成されたドレイン
拡散領域６とからなるＭＯ３１１半導体装置である。こ
の場合ドレインの電気容量が小となり該Ｍｅ畠盟半導体
装置のスイッチング速度は速くなる。
第１図に示された基本概念をＭＯＩＷｉ集積回路装置ｔ
（工Ｏ）に当てはめた場合の例を第２ｖ！ｉに示す、第
２図（ｇ）、Ｃｈ’）ではＸａの基本回路であるインバ
ータ回路の構成断面を示したものであり、ｓ１基板１１
上に形成されたｉｌｉｏｍ膜１２、その上に形成された
Ｉｔ膜１ｓに形成された負荷ＭＯ１ｔ ＩＮテと駆動
ＭＯ１ｌ ７ｍ’！’の出力端子拡散層１４がｌｌ１
Ｏ１１２上に形成され、その他の電源端子ｖｍｍ お
よびアース端子ＶＳＳ は拡散層が基板８１１１に埋
め込ま′れて形成されている。この様にＭｏｌ臘Ｘ０（
Ｑ電源ラインやアースラインの如く直流電源の加わる部
分はｌｌｉ基板に拡散層が埋め込まれても良く、出力端
子の如きスイッチ動作をする拡散層配線部分は８１０ｍ
膜上に形成して電気容量を小さくすることにより高速ス
イッチング性能が得られる。
（工Ｏ）に当てはめた場合の例を第２ｖ！ｉに示す、第
２図（ｇ）、Ｃｈ’）ではＸａの基本回路であるインバ
ータ回路の構成断面を示したものであり、ｓ１基板１１
上に形成されたｉｌｉｏｍ膜１２、その上に形成された
Ｉｔ膜１ｓに形成された負荷ＭＯ１ｔ ＩＮテと駆動
ＭＯ１ｌ ７ｍ’！’の出力端子拡散層１４がｌｌ１
Ｏ１１２上に形成され、その他の電源端子ｖｍｍ お
よびアース端子ＶＳＳ は拡散層が基板８１１１に埋
め込ま′れて形成されている。この様にＭｏｌ臘Ｘ０（
Ｑ電源ラインやアースラインの如く直流電源の加わる部
分はｌｌｉ基板に拡散層が埋め込まれても良く、出力端
子の如きスイッチ動作をする拡散層配線部分は８１０ｍ
膜上に形成して電気容量を小さくすることにより高速ス
イッチング性能が得られる。
上記例に示した如（、ｇｉ基板上のＸＯ８１］Ｉ！Ｔの
拡散層の一部を８１０ｓ膜上に形成することにより、高
速スイッチング性と、かつｉｌｉ基板で良いために低コ
スト化が計れる。
拡散層の一部を８１０ｓ膜上に形成することにより、高
速スイッチング性と、かつｉｌｉ基板で良いために低コ
スト化が計れる。
本発明は単チャネルＭｏＳ ＸＯのみならず０−ＭｏＩ
工０にも適用することができることは云うまでもな
い。
工０にも適用することができることは云うまでもな
い。
第１図は本発明の基本構成を示すＸＯ８ｙｍτの断面図
、第２図（ｇ）ａ （Ａ）は本発明を適用したＭＯｊｉ
ｘｏの基本回路であるインバーター回路構成の断面
図である。 １Ｘ １．１１−・・・・・８１’基板 ２．１２−・・・・・ＳｉＯ雪膜 ３・・・・・・ゲート電極 ４・・・・−・ゲート８１０ｓ膜 ６・・・・・・ソース拡散層領域 ６・・・・・・ドレイン拡散層領域 １Ｓ・−１１１膜 １４−１１１０３展上の拡散層領域 以上 出願人 株式金社諏訪精工台 代理人 弁理士 最上 務 第２図 ＩＮ φ
、第２図（ｇ）ａ （Ａ）は本発明を適用したＭＯｊｉ
ｘｏの基本回路であるインバーター回路構成の断面
図である。 １Ｘ １．１１−・・・・・８１’基板 ２．１２−・・・・・ＳｉＯ雪膜 ３・・・・・・ゲート電極 ４・・・・−・ゲート８１０ｓ膜 ６・・・・・・ソース拡散層領域 ６・・・・・・ドレイン拡散層領域 １Ｓ・−１１１膜 １４−１１１０３展上の拡散層領域 以上 出願人 株式金社諏訪精工台 代理人 弁理士 最上 務 第２図 ＩＮ φ
Claims (1)
- シリコン半導体基板表面に形成されたＭＯＢ型半導体集
積回路装置において、ＭＯ８ｍｌ半導体装置のいずれか
一方の拡散層領域が誘電体膜上に形成されて成ることを
特徴とするＭＯＩｍ半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131065A JPS5832467A (ja) | 1981-08-20 | 1981-08-20 | Ｍｏｓ型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131065A JPS5832467A (ja) | 1981-08-20 | 1981-08-20 | Ｍｏｓ型半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5832467A true JPS5832467A (ja) | 1983-02-25 |
Family
ID=15049181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56131065A Pending JPS5832467A (ja) | 1981-08-20 | 1981-08-20 | Ｍｏｓ型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5832467A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6094778A (ja) * | 1983-10-28 | 1985-05-27 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタおよびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5623781A (en) * | 1979-08-02 | 1981-03-06 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor device |
-
1981
- 1981-08-20 JP JP56131065A patent/JPS5832467A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5623781A (en) * | 1979-08-02 | 1981-03-06 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6094778A (ja) * | 1983-10-28 | 1985-05-27 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタおよびその製造方法 |
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