JPS583272A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS583272A JPS583272A JP56101879A JP10187981A JPS583272A JP S583272 A JPS583272 A JP S583272A JP 56101879 A JP56101879 A JP 56101879A JP 10187981 A JP10187981 A JP 10187981A JP S583272 A JPS583272 A JP S583272A
- Authority
- JP
- Japan
- Prior art keywords
- single crystal
- film
- layer
- substrate
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
Landscapes
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は５ＯＩＬ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌ
ａｔｉｎｇ８ｕｂｓｔｒａｔｅ ）構造の半導体装置の
製造方法に係り、特に絶縁膜上に単結晶シリコン層を形
成する方法に関する。
ａｔｉｎｇ８ｕｂｓｔｒａｔｅ ）構造の半導体装置の
製造方法に係り、特に絶縁膜上に単結晶シリコン層を形
成する方法に関する。
素子間の分離を完全に行い、且つ基板と素子間の畜生容
量を減少せしめることにより、素子動作の高速化及び低
消費電力化を図りた牛専体＆瞳に８０８ （８ｉ１ｉｃ
ｏｎ （Ｊｎ ５ａｐｐｈｉｒｅ ）構造の半導体装置
がある。しかし［８０８＃ｓ造の半導体装置には、サフ
ァイア基板の原価がシリコン基板に比べて５〜６〔倍〕
程良であるために１ＩＩｃｉ１が非常に高価ｉこなると
いう間眺や、サファイア上に結晶性の優れた単結晶シリ
コン層が形成できないために、半導体素子のキャリア易
動度が小さく史にリークｔｆｌＬも大きいので、タイナ
・ミック形のメモリ素子崎を形成するのに適しないとい
うような問題がめった。
量を減少せしめることにより、素子動作の高速化及び低
消費電力化を図りた牛専体＆瞳に８０８ （８ｉ１ｉｃ
ｏｎ （Ｊｎ ５ａｐｐｈｉｒｅ ）構造の半導体装置
がある。しかし［８０８＃ｓ造の半導体装置には、サフ
ァイア基板の原価がシリコン基板に比べて５〜６〔倍〕
程良であるために１ＩＩｃｉ１が非常に高価ｉこなると
いう間眺や、サファイア上に結晶性の優れた単結晶シリ
コン層が形成できないために、半導体素子のキャリア易
動度が小さく史にリークｔｆｌＬも大きいので、タイナ
・ミック形のメモリ素子崎を形成するのに適しないとい
うような問題がめった。
そこで上記のようなＳＯ８構造の間臆点を解Ｙ内するた
めに提供されたのが、シリコン基板上に設けられた絶縁
膜（特に二酸化シリコン膜）上に単結晶シリコン層を成
長せしめ、該単結晶シリコン層に半導体装置を形成する
８０ＩＳ＠造の半導体装置である。
めに提供されたのが、シリコン基板上に設けられた絶縁
膜（特に二酸化シリコン膜）上に単結晶シリコン層を成
長せしめ、該単結晶シリコン層に半導体装置を形成する
８０ＩＳ＠造の半導体装置である。
然し従来の８０Ｉ Ｓ構造の半導体装置の製造方法に於
ては、第１図（ａ）に示すように、島状に突出形成され
た絶縁膜例えば二酸化シリコン（８ｌ Ｏ，）膜１を有
する単結晶シリコン（Ｓｉ）基板２上に堆積形成した多
結晶８４層３を、エネルギー線例えばレーザ拳ビーム４
により走査して（矢印５は走査方向）、Ｓｉｎ、膜１上
の多結晶Ｓｉ層３め単結晶化が行われていたために、そ
の上置位置が８ｉ０．膜ｌの上面位置より低い位置にあ
る単結晶Ｓｉ基板２に直かに接する領域の多結晶Ｓｉ層
３から、高い位置にある８ｉ０．［１上の多結晶Ｓｔ層
３に向って、単結晶８１基板２と同一結晶方位を有する
単結晶化が進行していた。従って第１図（ｂ）に示すよ
うに８ｉ０．膜ｌのレーザ・ビーム走査方向５に対向す
る縁部上に、単結晶Ｓｉ層６の欠除部７が形成され勝ち
で、各島状Ｓｉｎ、ＨＸｌ上に一様に結晶方位のそろっ
た単結晶Ｓｉ層を形成することがむずかしく、半導体装
置の性能や製造歩留まりが低下するという問題があった
。
ては、第１図（ａ）に示すように、島状に突出形成され
た絶縁膜例えば二酸化シリコン（８ｌ Ｏ，）膜１を有
する単結晶シリコン（Ｓｉ）基板２上に堆積形成した多
結晶８４層３を、エネルギー線例えばレーザ拳ビーム４
により走査して（矢印５は走査方向）、Ｓｉｎ、膜１上
の多結晶Ｓｉ層３め単結晶化が行われていたために、そ
の上置位置が８ｉ０．膜ｌの上面位置より低い位置にあ
る単結晶Ｓｉ基板２に直かに接する領域の多結晶Ｓｉ層
３から、高い位置にある８ｉ０．［１上の多結晶Ｓｔ層
３に向って、単結晶８１基板２と同一結晶方位を有する
単結晶化が進行していた。従って第１図（ｂ）に示すよ
うに８ｉ０．膜ｌのレーザ・ビーム走査方向５に対向す
る縁部上に、単結晶Ｓｉ層６の欠除部７が形成され勝ち
で、各島状Ｓｉｎ、ＨＸｌ上に一様に結晶方位のそろっ
た単結晶Ｓｉ層を形成することがむずかしく、半導体装
置の性能や製造歩留まりが低下するという問題があった
。
本発明は絶縁層上に結晶性が優れ且つ欠除部のない単結
晶シリコン層を形成する方法を提供し、上記問題点を除
去することを目的とする。
晶シリコン層を形成する方法を提供し、上記問題点を除
去することを目的とする。
即ち本発明は下層単結晶シリコン基体上に、絶縁膜を介
して島状に単結ムシリコン層が積層さ化該単結晶シリコ
ン層に半導体素子が形成される５ＯＩ８構造の半導体装
置の製造方法に於て、前記単結晶シリコン層を形成する
に際して、単結晶シリコン基体面に凹部領域と凸部領域
を形成し、駄単結晶シリコ゛ン基１４−＠の凹部領域上
に、上面が前記凸部領域上面より低い絶縁膜を選択的に
形成し、該単結晶シリコン基体面にその凸部領域及び前
記絶縁編上を嶺う多結晶シリコン層を形成し、該多結晶
シリコン層をエネルギー線で走査溶融し、該多結晶シリ
コン層を単結晶シリコン基体の凸部領域上から絶縁層上
に向って単結晶化する工程を有することを特像とする。
して島状に単結ムシリコン層が積層さ化該単結晶シリコ
ン層に半導体素子が形成される５ＯＩ８構造の半導体装
置の製造方法に於て、前記単結晶シリコン層を形成する
に際して、単結晶シリコン基体面に凹部領域と凸部領域
を形成し、駄単結晶シリコ゛ン基１４−＠の凹部領域上
に、上面が前記凸部領域上面より低い絶縁膜を選択的に
形成し、該単結晶シリコン基体面にその凸部領域及び前
記絶縁編上を嶺う多結晶シリコン層を形成し、該多結晶
シリコン層をエネルギー線で走査溶融し、該多結晶シリ
コン層を単結晶シリコン基体の凸部領域上から絶縁層上
に向って単結晶化する工程を有することを特像とする。
以下本発明を一央ＩＮＩＰ＋１について、謔２図（ａ）
乃至０）に示す工程動向図を用いて詳細に成用する。
乃至０）に示す工程動向図を用いて詳細に成用する。
本発明の方法により８０Ｉ８構造の半導体装置を形成す
るには、第２図（Ｍ）に示すように単結晶シリコン（Ｓ
））基板１１上に、通常の化学気相成長（ＯＶＤ） 法
ｉｃより１０００（Ｘ） 程＆の厚！Ｆの窒化シリコン
（８ｈＮ４）膜１２′を形成した後、第り図か）に示す
ように前記８輸’％Ｍ１２’上に島状に、所望形状を有
する複数の７オト・レジスト−パターン１３を通常のフ
ォト・プロセスを用いて形成し、次いで骸フォト・レジ
スト・パターｙ１３をマスクとしてりん酸（ＨｓＰ０４
％を用いるウェット・エツチング法婚により８１ｓ Ｎ
４ Ｍｌ ２’を選択エツチングし、次いで二塩化二弗
化炭素（００１゜Ｆｍ） 尋によるリアクティブ・イオ
ン・エツチング勢のエツチング方法により、ｊｌｉ帖晶
Ｓｉ基板１１゜を選択エツチングして、第２図（Ｃ）に
示すように単結晶Ｓｋ基板１１’ｉｌに例えば１〔μｍ
〕程度の深さを有する凹部領域１４を形成する。な３図
に於て８ｉ、Ｎ、パターン１２下部の単結晶８４基板１
１に於ける台状部を凸部領域１５を称する。父上記単結
晶８ｉ基板１１のエツチングはウェット−エツチング法
成るいはグッズマ・エツチング法でも良いが、後工程に
於て前記凹部領域１４内のみに絶縁膜を形成せしめる際
、凸部領域１５側面に形成される絶縁膜をできるだけ薄
くするためには、上記リアクティブ・イオン０エツチン
グが最も好ましい。次いでフォト・レジスト・ノくター
ン１３を竺去した稜、第２１ｇ（ｄ）に示すように８ｉ
、Ｎ、ノくターン１２をマスクにし、加ｆｌｌＩＩＩ素
（０，）中に於て１０００（ＩＩ’）程度の温度で単結
晶８１基板１１面を選択的に熱酸化して、該基板の凹部
領域１４の上面に厚さ６０００〜７０００（Ｘ）程度の
二酸化シリコン（８五〇、）膜１６を形成する。なおこ
の際＃８１０ｓ展１６の上面は、堆結晶Ｓ１基板１１の
凸部領域１５の上面より３０００〜４０００（人〕程度
低くなり、又単結晶８１基板１１の凸部領域１５１１面
にも２０００〜５ｏｏｏ（Ｘ）程度の薄い８ｉ０＠［１
６’が形成される。次いでりん酸（ＨＩ Ｐ Ｏａ ）
咎を用いて単結晶８１基板１１凸部領域１５上の８４、
Ｎ、パターン１２を溶解除去し、更にふつ敏（ＨＦ）系
のエツチング液を用いて舶記凸部領域１５側面の薄いＳ
１０ヨ［ｌ！１６’を溶解除去して、第２図（Ｃ）に示
すように単結晶８ｉ基板１１凹部領域１４上に選択的に
ＳｔＯ，膜１６を残留せしめる。なお上記ふつ酸（ＨＦ
）系の液による処理に際して、凹部領域１４上の８ｉ０
．膜１６も２０００〜３０００〔ｌ〕程度エツチングさ
れるので、Ｓｉｎ、膜１６の厚さは４０００ （Ａ）程
度となり該Ｓ ｉ Ｏ，膜１６上面と基板の凸部領域１
５上面との段差は５０００〜７０００ （Ａ）程度とな
る。又該エツチング処理により８ ｌ Ｏ，膜１６には
丸味を持った角部１７が形成されるので、後工程に於て
該Ｓ ｉ Ｏ，膜１６上に多結晶Ｓｉ層を成長させる際
、該角部１７上に異常成長を生ずることがない。次いで
モノシラン（８４Ｈ４）＋ジボラン（ｔ３ｔＬ）の熱分
解による通常の化学気相成長（ＯＶＤ）法により、第２
図（ｆ）に示すように該単結晶Ｓｔ基板１１上にその凸
部領域１５の表面及び凹部領域１４上の８ｉ０．膜１６
我面を覆う厚さ３０００〜５０００ （Ｘ）程度のＰ−
型単結晶Ｓｉ層１８を堆積形成する。次いで該単結晶８
ｉ基板１１を例えば５００〜７００ （Ｃ）程度に加熱
した状態で、前記Ｐ−ｆｉ多結晶Ｓｉ層１８面に例えば
溶−領域径５０（μｍφ〕出力１０〜１ａ（Ｗ）ｌｉ度
の０Ｗ−Ａｒレーザ・ビーム１９を１０〔ｌ弔〕程度の
速度で走査しく矢印２０は走査方向を示す）、該Ｐ−型
多結晶Ｓｉ層１Ｂをビームの移動に伴って順次溶融→急
冷を行って底部まで単結晶化し、第２図憧）に示すよう
に前記凸部領域１５及びＳ１０゜膜１６上に３０００〜
５０００ （Ｘ）程度の厚さのＰ−型単結晶Ｓｉ層２１
を形成する。なお骸単結晶化は単結晶８ｉ１に：ｔ＆ｉ
１１の凸部領域１５を核として８ｉ０．ｊｌｌｉ１６上
番こ進んで行くので、形成されたＰ−槃単結晶８４層２
１は単結晶８４基板１１と同一面方位を持った良質な単
結晶層となり、父上記のように単結晶化が、高位置にあ
る単結晶８１基板】１の凸部領域１５上の多結晶８１層
から低位置にある８ ｉ ０．換１６上の多結晶Ｓ１層
に向りて進んで行（ので、８ｉ０．膜１６のレーザ・ビ
ーム走査方向に対向する縁部上に単結晶Ｓｉ層の欠除部
を生じるととがな（，８ｉ０．、＠１６上の全域にわた
って結晶方位のそろった良質なＰ−ｆｉ単結晶８１層２
１が形成される。次いで通常の素子形成方法を用いて第
２図の）に示すように、Ｓｉｎ、膜１６上のＰ−型単結
晶８４層２１の表面にゲート酸化膜２２、ゲート電極２
３、Ｎ型ソース−ドレイ／領域２４を有するＮチャネル
ＭＯ８）ランンスタ２５を形成し、次いで＃Ｅ２図（ｉ
）に示すようにＮチャネルＭ０８トランジスタ２５上を
フォト・レジスト族２６で覆って、通常の方法により単
結晶Ｓｉ層２１及び単結晶８４基板１１凸部領域１５の
選択エツチングを行って分離＃１２７を形成し、第２図
０）に示すようにＰ−型単結晶Ｓｉ層２１．ゲート酸化
１１１［２２、ゲート電１１ｉ２３、Ｎ型ソース・ドレ
イン領域２４からなるＮチャネルＭｏａトｔンジスタ２
５かＳｉｎ、ｊ１１１５を介して単結晶８盪基１［１１
上に島状に複数個分離配設された８０ＩＳｌｌ造の半導
体素子を形成する。そして図示しないがこれら半導体素
子か所望の配線により接続されて８０Ｉ８構造の半導体
装置が提供さｎる・なお上記実施例に於ては半導体素子
と本結晶８４基板との間に介在せしめる絶縁膜に熱酸化
にょる８ ｉ ０．膜を用いたが、皺８４０□膜はＯＶ
Ｄ法により形成しても良く、父上配に限らす０ＶＤ−８
４，Ｎ４膜、０ＶＤ−アルミナ（Ａ’＊Ｑａ）膜勢でも
さしつかえない。
るには、第２図（Ｍ）に示すように単結晶シリコン（Ｓ
））基板１１上に、通常の化学気相成長（ＯＶＤ） 法
ｉｃより１０００（Ｘ） 程＆の厚！Ｆの窒化シリコン
（８ｈＮ４）膜１２′を形成した後、第り図か）に示す
ように前記８輸’％Ｍ１２’上に島状に、所望形状を有
する複数の７オト・レジスト−パターン１３を通常のフ
ォト・プロセスを用いて形成し、次いで骸フォト・レジ
スト・パターｙ１３をマスクとしてりん酸（ＨｓＰ０４
％を用いるウェット・エツチング法婚により８１ｓ Ｎ
４ Ｍｌ ２’を選択エツチングし、次いで二塩化二弗
化炭素（００１゜Ｆｍ） 尋によるリアクティブ・イオ
ン・エツチング勢のエツチング方法により、ｊｌｉ帖晶
Ｓｉ基板１１゜を選択エツチングして、第２図（Ｃ）に
示すように単結晶Ｓｋ基板１１’ｉｌに例えば１〔μｍ
〕程度の深さを有する凹部領域１４を形成する。な３図
に於て８ｉ、Ｎ、パターン１２下部の単結晶８４基板１
１に於ける台状部を凸部領域１５を称する。父上記単結
晶８ｉ基板１１のエツチングはウェット−エツチング法
成るいはグッズマ・エツチング法でも良いが、後工程に
於て前記凹部領域１４内のみに絶縁膜を形成せしめる際
、凸部領域１５側面に形成される絶縁膜をできるだけ薄
くするためには、上記リアクティブ・イオン０エツチン
グが最も好ましい。次いでフォト・レジスト・ノくター
ン１３を竺去した稜、第２１ｇ（ｄ）に示すように８ｉ
、Ｎ、ノくターン１２をマスクにし、加ｆｌｌＩＩＩ素
（０，）中に於て１０００（ＩＩ’）程度の温度で単結
晶８１基板１１面を選択的に熱酸化して、該基板の凹部
領域１４の上面に厚さ６０００〜７０００（Ｘ）程度の
二酸化シリコン（８五〇、）膜１６を形成する。なおこ
の際＃８１０ｓ展１６の上面は、堆結晶Ｓ１基板１１の
凸部領域１５の上面より３０００〜４０００（人〕程度
低くなり、又単結晶８１基板１１の凸部領域１５１１面
にも２０００〜５ｏｏｏ（Ｘ）程度の薄い８ｉ０＠［１
６’が形成される。次いでりん酸（ＨＩ Ｐ Ｏａ ）
咎を用いて単結晶８１基板１１凸部領域１５上の８４、
Ｎ、パターン１２を溶解除去し、更にふつ敏（ＨＦ）系
のエツチング液を用いて舶記凸部領域１５側面の薄いＳ
１０ヨ［ｌ！１６’を溶解除去して、第２図（Ｃ）に示
すように単結晶８ｉ基板１１凹部領域１４上に選択的に
ＳｔＯ，膜１６を残留せしめる。なお上記ふつ酸（ＨＦ
）系の液による処理に際して、凹部領域１４上の８ｉ０
．膜１６も２０００〜３０００〔ｌ〕程度エツチングさ
れるので、Ｓｉｎ、膜１６の厚さは４０００ （Ａ）程
度となり該Ｓ ｉ Ｏ，膜１６上面と基板の凸部領域１
５上面との段差は５０００〜７０００ （Ａ）程度とな
る。又該エツチング処理により８ ｌ Ｏ，膜１６には
丸味を持った角部１７が形成されるので、後工程に於て
該Ｓ ｉ Ｏ，膜１６上に多結晶Ｓｉ層を成長させる際
、該角部１７上に異常成長を生ずることがない。次いで
モノシラン（８４Ｈ４）＋ジボラン（ｔ３ｔＬ）の熱分
解による通常の化学気相成長（ＯＶＤ）法により、第２
図（ｆ）に示すように該単結晶Ｓｔ基板１１上にその凸
部領域１５の表面及び凹部領域１４上の８ｉ０．膜１６
我面を覆う厚さ３０００〜５０００ （Ｘ）程度のＰ−
型単結晶Ｓｉ層１８を堆積形成する。次いで該単結晶８
ｉ基板１１を例えば５００〜７００ （Ｃ）程度に加熱
した状態で、前記Ｐ−ｆｉ多結晶Ｓｉ層１８面に例えば
溶−領域径５０（μｍφ〕出力１０〜１ａ（Ｗ）ｌｉ度
の０Ｗ−Ａｒレーザ・ビーム１９を１０〔ｌ弔〕程度の
速度で走査しく矢印２０は走査方向を示す）、該Ｐ−型
多結晶Ｓｉ層１Ｂをビームの移動に伴って順次溶融→急
冷を行って底部まで単結晶化し、第２図憧）に示すよう
に前記凸部領域１５及びＳ１０゜膜１６上に３０００〜
５０００ （Ｘ）程度の厚さのＰ−型単結晶Ｓｉ層２１
を形成する。なお骸単結晶化は単結晶８ｉ１に：ｔ＆ｉ
１１の凸部領域１５を核として８ｉ０．ｊｌｌｉ１６上
番こ進んで行くので、形成されたＰ−槃単結晶８４層２
１は単結晶８４基板１１と同一面方位を持った良質な単
結晶層となり、父上記のように単結晶化が、高位置にあ
る単結晶８１基板】１の凸部領域１５上の多結晶８１層
から低位置にある８ ｉ ０．換１６上の多結晶Ｓ１層
に向りて進んで行（ので、８ｉ０．膜１６のレーザ・ビ
ーム走査方向に対向する縁部上に単結晶Ｓｉ層の欠除部
を生じるととがな（，８ｉ０．、＠１６上の全域にわた
って結晶方位のそろった良質なＰ−ｆｉ単結晶８１層２
１が形成される。次いで通常の素子形成方法を用いて第
２図の）に示すように、Ｓｉｎ、膜１６上のＰ−型単結
晶８４層２１の表面にゲート酸化膜２２、ゲート電極２
３、Ｎ型ソース−ドレイ／領域２４を有するＮチャネル
ＭＯ８）ランンスタ２５を形成し、次いで＃Ｅ２図（ｉ
）に示すようにＮチャネルＭ０８トランジスタ２５上を
フォト・レジスト族２６で覆って、通常の方法により単
結晶Ｓｉ層２１及び単結晶８４基板１１凸部領域１５の
選択エツチングを行って分離＃１２７を形成し、第２図
０）に示すようにＰ−型単結晶Ｓｉ層２１．ゲート酸化
１１１［２２、ゲート電１１ｉ２３、Ｎ型ソース・ドレ
イン領域２４からなるＮチャネルＭｏａトｔンジスタ２
５かＳｉｎ、ｊ１１１５を介して単結晶８盪基１［１１
上に島状に複数個分離配設された８０ＩＳｌｌ造の半導
体素子を形成する。そして図示しないがこれら半導体素
子か所望の配線により接続されて８０Ｉ８構造の半導体
装置が提供さｎる・なお上記実施例に於ては半導体素子
と本結晶８４基板との間に介在せしめる絶縁膜に熱酸化
にょる８ ｉ ０．膜を用いたが、皺８４０□膜はＯＶ
Ｄ法により形成しても良く、父上配に限らす０ＶＤ−８
４，Ｎ４膜、０ＶＤ−アルミナ（Ａ’＊Ｑａ）膜勢でも
さしつかえない。
又多結晶８鳳層を単結晶化する際には電子ビーム勢レー
ザービーム以外のエネルギー線を用いても良い。
ザービーム以外のエネルギー線を用いても良い。
爽に又本発明の方法で二層以上の多層に半導体素子が絶
縁Ｓを介して積層される構造の８０Ｉ ８型牛導体装＊
を形成することも可能で、この場合単結晶８１層上に凸
部領域を堆積形成して後、上記実施例に準じて工程を進
める。
縁Ｓを介して積層される構造の８０Ｉ ８型牛導体装＊
を形成することも可能で、この場合単結晶８１層上に凸
部領域を堆積形成して後、上記実施例に準じて工程を進
める。
以上説明したように本発明によれば、半導体基板上に島
状に設けられた絶縁膜上に、面方位が一定し結晶性の★
れた単結晶シリコン層を均一に形
状に設けられた絶縁膜上に、面方位が一定し結晶性の★
れた単結晶シリコン層を均一に形
第１１１！！Ｊ（ａ）乃至Φ）は従来の絶縁層上への単
結晶シＩＩコンー薮濤嘴ル（ｉ）Ｔ沿賑面１ｉ／＋
舘Ｑ ＆／ｌ ／＋Ｉ ＴＬ冨／ｉｌは本発明の方法に
於ける一実施例の工程断面図である。 図に於て、１１は単結晶シリコン基板、１２′は窒化シ
リコン膜、１２は窒化シリコン・ノくターン、１３及び
２６はフォト・レジスト・ノ（ターン、１４は凹部領域
、１５は凸部領域、１６は二酸化シリコン膜、１６′は
薄い二酸化シリコン膜、１７は丸味を持りた角部、１８
はＰ−型多結晶シリコン層、１９は０Ｗ−Ａｒｖ−ザ・
ビーム、２０はレーザ・ビーム走査方向、２１はＰ−朦
単結晶シリコン層、２２はゲート酸化膜、２゛３はゲー
ト電極、２４はＮ型ソース・ドレイン領域、２５はＭＯ
Ｓトランジスタ、２７は分離溝を示す。 晃 １ 図 第 ２ 図 ％ ２（２１ 算 ２ 図
結晶シＩＩコンー薮濤嘴ル（ｉ）Ｔ沿賑面１ｉ／＋
舘Ｑ ＆／ｌ ／＋Ｉ ＴＬ冨／ｉｌは本発明の方法に
於ける一実施例の工程断面図である。 図に於て、１１は単結晶シリコン基板、１２′は窒化シ
リコン膜、１２は窒化シリコン・ノくターン、１３及び
２６はフォト・レジスト・ノ（ターン、１４は凹部領域
、１５は凸部領域、１６は二酸化シリコン膜、１６′は
薄い二酸化シリコン膜、１７は丸味を持りた角部、１８
はＰ−型多結晶シリコン層、１９は０Ｗ−Ａｒｖ−ザ・
ビーム、２０はレーザ・ビーム走査方向、２１はＰ−朦
単結晶シリコン層、２２はゲート酸化膜、２゛３はゲー
ト電極、２４はＮ型ソース・ドレイン領域、２５はＭＯ
Ｓトランジスタ、２７は分離溝を示す。 晃 １ 図 第 ２ 図 ％ ２（２１ 算 ２ 図
Claims (1)
- 下層単結晶シリコン基体上に、絶縁族を介して島状に単
結晶シリコン層が積層され、該単結晶シリコン層に半導
体素子が形成される８０Ｉ８（８ｉＨｃｏｎＯｎ Ｉｎ
ｓｕｌａｔｉｎｇ ８ｕｂｓｔｒａｔｅ）構造の半導体
装置の製造方法に於て、前記単結晶シリコン層を形成す
るに際して、単結晶シリコン基体面に凹部領域凸部領域
を形成し、該単結晶シリコン基体面の凹部領域上に、上
面が前記凸部領域上面より低い絶縁膜を選択的に形成し
、該単結晶シリコン基体面にその凸部領域及び前記絶縁
膜上を橿う多結晶シリコン層を形成し、該多結晶シリコ
ン層をエネルギー線で走査溶融し、該多結晶シリコン層
を単結晶シリコン基体の凸部領域上η）ら絶縁繰上に向
って単結晶化する工程を有することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101879A JPS583272A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56101879A JPS583272A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583272A true JPS583272A (ja) | 1983-01-10 |
| JPH0152908B2 JPH0152908B2 (ja) | 1989-11-10 |
Family
ID=14312229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56101879A Granted JPS583272A (ja) | 1981-06-30 | 1981-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583272A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284509A (ja) * | 1985-10-08 | 1987-04-18 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1981
- 1981-06-30 JP JP56101879A patent/JPS583272A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284509A (ja) * | 1985-10-08 | 1987-04-18 | Fujitsu Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0152908B2 (ja) | 1989-11-10 |
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