JPS5833765A - メモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、メモリの読み出しまたは書き込みのワード
数を可変にする手段を改善したメ干す制御方式に関する
。

一般に、マイクロコンピュータ等のデータ処理装置には
、データ処理の内容を指示するプログラムの実行に応じ
て各種データを記憶するメモリが設けられている。この
メモリは、通常リードライトメモリであるランダムアク
セスメモリ（ＲＡＭ）が用いられ、上記プログラムを構
成する各命令語の実行によってデータの読み出しまたは
書き込み（以下アクセスと称する）がなされる。このと
きメモリのアクセスの単位、すなわちメモリから一度（
１チイクル）に読み出しまたは書き込みされるデータは
、所定のビット幅（以下語長と称する）を有するＩＮ（
以下ワードと称する）毎である。この語長（例えば４ビ
ツト、８ビツト、１６ビツト〕は１通常データ処理装置
の規模等によって固定されるため。

命令語の内容によって所定の語長より大きいビット幅の
データを１度にメモリからアクセスすることは不可能で
ある。このような点を解決する手段として１語長を可変
にできる方式が提案されており、この方式では語長な示
す専用レジスタが設けられ、このレジスタに必要な語長
のビット幅に対応する値が書き込まれる。そしてこのレ
ジスタの値に応じた語長な有するワード毎のデータがア
クセスされるものであるが、この方式ではレジスタへ書
き込みされる値は予め設定され、その変更はプログラム
では困難であるため、命令語毎に必要な語長を有するデ
ータをアクセスすることは実質的にはできないものであ
る。

この発明は上記の事情を鑑みてなされたもので、メモリ
のアクセスされるデータのワード数を可変にすることに
よって、命令語毎の必要なビット幅な有するデータを１
サイクルでアクセスして転送できるメモリ制御方式を提
供することを目的とする。

いて説明する。図はその構成を示すもので、データ処理
装置において、所定の語長からなるワードが複数個設定
されてなるブロック毎にアクセスできるメモリ（通常Ｒ
ＡＭ）１１が設けられ、このメモリ１１のアクセスされ
るブロック毎のデータに対して、プログラムの各命令語
毎に必要なワード数からなるデータを選択して。

そのワード数に応じた所定のパスＢ、〜Ｂ４を介して転
送する経路切換論理回路１１が設けられる。この経路切
換論理回路１２は、上記ブロック毎の必要なワード数を
指定する制御信号Ｗ１〜Ｗ４が命令デコーダ（図示せず
）から供給され、またこの必要なワード数が１ワードの
場合にはブロック内のワードを選択するためのアドレス
信号畠・　、蟲聰カアドレスレジスタ（図示せず）から
供給される。この経路切換論理回路１２は、具体的には
例えばまずメモリ１１のブロック毎の各アドレス人、〜
ム１を有するワードそれぞれのデータが転送されるライ
ンＬ、〜Ｌ４と接続するトランスファゲート回路（以下
単にゲート回路）ＴＧ、〜ＴＧ、、を備えている。この
ゲート回路ＴＧ、％ＴＧ１．はＭＯ８トランジスタ等か
らなり、メモリ１１のラインＬ、〜Ｌ、とパスＢ、〜Ｂ
４と０間のデータ転送を制御する。そしてこのゲート回
路ＴＧ、〜Ｔ　Ｇ１．の各ゲートへゲート制御信号を割
部信号Ｗ、〜Ｗ４およびアドレス信号ｆｉ＠、ａ％に応
じて供給する論理回路が設けられる。この論理回路は、
制御信号Ｗ、〜Ｗ４が入力端子に供給されるオアゲート
回路Ｇ１を備え、このオアゲート回路Ｇ、からインバー
タＧ、を介して信号Ｗ＠が発生する。またノアゲート回
路Ｇｌ−Ｇ。

が並列−に設けられ、このノアゲート回路Ｇｓ〜Ｇ、の
各出力信号がオアゲート回路Ｇ、〜Ｇ。

のそれぞれ一方の入力端子に供給される。そして、アン
ドゲート回路Ｇ、、Ｇ、の各一方の入力端子にはアドレ
ス信号ａ１が供給され、このノアゲート回路Ｇ、、Ｇ、
の各他方の入力端子にはアドレス信号鳳・およびインバ
ータＧ、を介して発生するその反転信号Ｔ７がそれぞれ
供給される。同様にノアゲート回路ＧＩ　ｅ　Ｇ＠の各
第１の入力端子にはアドレス信号ａ１がインバータＧｌ
ｌを介して発生するその反転信号７丁が供給され、その
各第２の入力端子にはアドレス信号１．およびその反転
信号７７がそれぞれ供給され、またさらに各第３の入力
端子にはオアゲート回路Ｇ、の出力信号がそれぞれ供給
される。また、オアゲート回路Ｇ、、Ｇ、の各他方の入
力端子には制御信号１の反転信ψ源伊給され、オアゲー
ト回路Ｇ、の第２および第３の入力端子には制御信号’
Ｉ＊’４が共に供給され、同様にオアゲート回路Ｇ１・
の他方の入力端子には制御信号ｗ４のみが供給される。

なお。

経路切換論理回路１１の構成については、主要な部分の
みの説明で他の構成については省略しである。

このような構成において、いま仮にメモリ１ノの１ワー
ドの語長を４ビツトおよびｌブロックを４ワードとする
。このようなメモリ１１において、データ処理装置のプ
ログラム実行に応じてデータがアクセス、例えば読み出
しされる場合、まずアドレスレジスタからのアドレス信
号によってブロック毎のアドレスが指定される。すなわ
ち１例えば８ビツトのアドレスレジスタにおいて、上位
６ビツトのコードからなるアドレス信号ａｂによって、
必要なブロックを構成するワードの先頭アドレス人、を
指定し。

これによって１度に読み出しできるブロックの４ワード
が決定される。このアドレスレジスタの下位２ビツトの
コードはアドレス信号１ｅ。

口％　ＣＩｓ　が上位ビットを示す）となり、ブロック
内の各ワードのアドレスＡ−〜Ａａを指定する。そして
プログラムの命令語をデコードする命令デコーダから命
令語の内容６；応じて必要なデータのワード数を指定す
る制御信号Ｗ、〜”４．すなわち各信号が信号「１」の
場合２ワード、３ワードおよび４ワードをそれぞれ指定
し、この信号Ｗｔ〜Ｗ４が全て信号「０」の場合（信号
Ｗｌが「１」）は１ワードを指定する信号が発生する。

いま命令デコーダからメモリ１１の所定のブロックから
１ワードのデータを読み出す制御信号が供給された場合
（すなわちＷ、〜ｗ４の全ての信号がｒＯＪの場合）の
経路切換論通回路１２の動作を真理値表で表現すると。

真理値表　０） 上記表ａ）のようになる。すなわち、メモリ１１のブロ
ック内のワード毎のデータアドレスム、〜Ａ急に対応す
るアドレス信号”＋１　　ｅ１亀のコードに応じて、オ
アゲート回路Ｇ、〜Ｇ、。

から信号「１」が発生する。このオアゲート回路Ｇ、〜
Ｇｔ・から供給される信号「１」によって、各アドレス
人。〜Ａ、Ｉ：対応するラインＬ１〜Ｌ４（二設けられ
たゲート回路ＴＧ、％ＴＧ４の状態が「１」、すなわち
ゲートが開かれ、各アドレスレジスタ、に対応するデー
タがパスＢ、に転送される。このとき、１ワード毎のデ
ータはアドレスに関係なく全てゲート回路ＴＧ。

〜ＴＧ、を介してパスＢＳに転送される。制御信号Ｗ、
が「１」の場合、ゲート回路ＴＧ、〜ＴＧ４の中でアド
レス信号鳳ｏおよび１１　によって決定される唯一のゲ
ート回路の制御信号カニｒｌＪの状態となり他のゲート
回路の制御信号は「０」状態となる０例えば、アドレス
信号ｌＩが「１」の状態、アドレス信号１亀が「０」の
状態の場合、真理値表ａ）により、オアゲート回路Ｇ、
の出力信号が「１」の状態となり、ゲート回路ＴＧ、が
導通状態になり、メモリアドレスム１が趨択される。ま
たオアゲート回路ＧマおよびＧ、〜Ｇ１．の出力信号は
全てｒＯＪの状態となり、ゲート回路ＴＧ、およびＴＧ
、〜ＴＧ。

は、各制御信号がｒＯＪの状態のため、非導通状態とな
る。このときＷ、はｒｌＪ状態のため。

パスＢ、と各ゲート回路ＴＧ、〜ＴＧ、を接続するため
のゲート回路ＴＧ、〜ＴＧ、の各制卸信号は「ｌ」の状
態であり、アドレス信号ａ＠、ａｌのコードによって選
択され導通状態となったゲート回路ＴＧ、と制卸信号Ｗ
、によって導通状態となったゲート回路ＴＧ−とによっ
てメモリアドレスＡ、の内容をパスＢ１に転送する経路
が構成される。このとき制御信号ｗＨがｒｌＪの状態で
あることによってパスＢ、とメモリ１１を接続するため
のゲート回路ＴＧ、およびＴＧ、〜ＴＧ、は導通状態で
あるがアドレス信号畠、。

畠１によって選択されていないゲート回路ＴＧ。

およびＴＧ、〜ＴＧ、は、各制卸信号、すなわちオアゲ
ート回路ＧマおよびＧ、〜Ｇ１．の各出力信号が「０」
状態のため非導通状態となるためメモリアドレスム・お
よびム■〜ム、の内容を。

パスＢ、に転送する経路は構成されない。また制御信号
ＷｌがｒｌＪの状態の場合には、オアゲートＧｔの出力
信号ｉ７は「０」の状態となり、このｉ「という信号が
供給さｉるゲート回路ＴＧ、〜ＴＧ１．は非導通状態と
なるため、パスＢ、〜Ｂ４とメモリＩノの間には転送経
路は構成されない。このようＩ：、１ワード毎のデータ
の転送の場合には、そのアドレスに関係なく。

パスＢ＠のみが使用され、パスＢ、〜Ｂ、は使用されな
い。このときパスＢ、％Ｂ４には図示していない回路に
より状態「１」または「０」の電圧が供給される。同様
に、制御信号Ｗ、が「０」、すなわち転送すべきワード
数が「２」以上のときは、パスＢ１とメモリ１１を接続
するためのゲート回路ＴＧ、〜ＴＧ−は、その制御信号
Ｗ、が「０」の状態のため全て非導通状態となる。一方
、メモリアドレスＡ・〜ＡｓとパスＢ、〜Ｂ４を各々接
続するためのゲート回路ＴＯ，〜Ｔ　Ｇ、、は各制御信
号７丁が「１」状態のため、導通状態となるが、メモリ
アドレスＡ・〜Ａ、とパスＢｓ〜Ｂ、の各々の間のデー
タ転送経路が構成されるか否かは、ゲート回路ＴＧ。

〜ＴＧ４が導通状態であるか非導通状態であるかによっ
て決定される。ゲート回路ＴＧ、〜ＴＧ４が非導１状態
、すなわちメモリ１１とノ（スＢ％〜Ｂ４の間の転送経
路が＊ｌ！！されない場合１＝＃１　。

相当するパスは図示していない回路によ１〕、状態ｒｌ
Ｊまたは「０」の電圧が供給されるように構成される。

命令デコーダからメモリ１１の所定のブロックから２ワ
一ド以上のデータを読み出す場合の経路切換論理回路１
２の動作を真理値表で表現すると。

上記表（２）のよ５＆千なる。すなわち、この場合には
アドレス信号ａ・　、ａＩの状態に関係なく。

２ワードのデータがメモリ１１から読み出されるときは
アドレスＡ・　ＭＡＳ　のデータがゲート回路ＴＧＳ　
、ＴＯ，を介してそれぞれのパスＢｉｅＢｌへ転送され
る。同様に３ワードのデータの場合には、アドレスＡ、
〜Ａ、に対応するデータがゲート回路ＴＧ、−ＴＧ、を
介してそれぞれのパスＢ、〜Ｂ、へ転送され、４ワード
のデータの場合直；はアドレスＡ、〜Ａ、に対応するデ
ータがゲート回路ＴＧ、〜ＴＧ、を介してそれぞれのパ
スＢ、〜Ｂ、へ転送される。なお、メモリ１１のアクセ
スについて読み出しの場合について説明したが、書き込
みの場合も回路Ｊ２の動作は全く同様であるため説明は
省略する。

以上説明したとおり、アドレスレジスタの信号１ｂによ
って複数のワードからなるブロックが指定されるメモリ
１ノにおいて、アドレスレジスタの信号ａ・　、ｍｌお
よび命令デコーダカ亀らの信号Ｗｌ〜Ｗ４に応じてメモ
リ１１からアクセスされるブロックの各ワード毎のデー
タの転送を制御する経路切換論理回路１２を設けること
によって、メモリのアクセスされるデータのワード数を
可変にできる。また、メモリ１１と外部装置との間のデ
ータ転送において、データ経路をワード数毎に区別して
決定できるため。

確実なデータ転送を行うことができる。

なお、上記実施例において経路切換論理回路１２の構成
はこの回路に隈ることなく、命令デコーダからの信号ｗ
１〜Ｗ４およびアドレス信号畠５ｅａｔに応じてメモリ
１１からアクセスされるデータがワード毎に選択され、
そのワード数に対応するパスＢ１−８．およびメモリ１
１の各ワードに対応するラインＬ１〜Ｌ４との間で転送
される回路であればよい。

以上詳述したようにこ、の発明によれば、メモリのアク
セスされるデータのワード数をプログラムの命令語によ
って選択できることから、命令語毎の内容に応じて必要
なビット幅を有するデータｖｌｆイクルでメモリアクセ
スして転送できるメモリ制御方式を提供することができ
る。

【図面の簡単な説明】

因はこの発明の一実施例に係るメモリ制御回路の概略的
構成図である。 １ノ・・・リードライトメモリ、１２・・・経路切換論
理回路、（Ｊ、、Ｇ、〜Ｇ１．・・・オアゲート回路。 Ｇ、、Ｇ、、、Ｇ、、　　・・・インバータ、Ｇ畠〜Ｇ
・・・・ノアゲート回路、ＴＧ、〜ＴＧｅｔ”）ランス
ファゲート回路、Ｂ、〜Ｂ４・・・パス。

Claims (1)

1. 【特許請求の範囲】 プログラムの実行に応じて所定の語長からなるメモリに
   対してデータの読み出しまたは書き込みがなされるデー
   タ処理装置において、上記メモリの語長毎のワードが複
   数個設けられてなるブロックのアドレスを指定する第１
   のアドレ、スコードおよびそのブロック内のワード毎の
   アドレスを指定する第２のアドレスコードを記憶するア
   ドレスレジスタと、上記プログラムを構成する命令語を
   デコードする命令デコーダと。 この命令デコーダからの制菌信号によって設定されるワ
   ード数と対応する信号および上記第２のアドレスコード
   からなるアドレス信号に応じて上記メモリが読み出しま
   たは書き込みされる所定のブロック内の任意のワード数
   からなるデータを少なくとも１本のパスを介して転送す
   ることを制御する経路切換論通回路とな具備することを
   特徴とするメモリ制御方式。