JPS5833861A - 半導体用リ−ドフレ−ム - Google Patents
半導体用リ−ドフレ−ムInfo
- Publication number
- JPS5833861A JPS5833861A JP56131466A JP13146681A JPS5833861A JP S5833861 A JPS5833861 A JP S5833861A JP 56131466 A JP56131466 A JP 56131466A JP 13146681 A JP13146681 A JP 13146681A JP S5833861 A JPS5833861 A JP S5833861A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- leads
- lead frame
- patterns
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/421—Shapes or dispositions
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本考案は複数個の反復パターンを有する半導体集積−路
装置（ＩＣ，ＬＳＩ）用リード７レー＾に関するもので
ある。
装置（ＩＣ，ＬＳＩ）用リード７レー＾に関するもので
ある。
従来、上記構造の半導体リードフレームは ｍ品となる
部分の整数倍以上の長さが必要であった。
部分の整数倍以上の長さが必要であった。
第１１１１に従電源リードフレームの１１ｐｌ＆−示す
。同図においてｌは素子（チップ）載量部、２はこれを
堆り踊むリード、３は外郭部（７レーム）、４は境界部
である。このようなリードフレームは一枚の金属平ＩＩ
Ｌを打抜い工連続したり一部フレームパターンを形成す
るものであるが、リードの外端部（外部リード）の近傍
で抜きしろが大きく、それだけ材料的にもむだが多い。
。同図においてｌは素子（チップ）載量部、２はこれを
堆り踊むリード、３は外郭部（７レーム）、４は境界部
である。このようなリードフレームは一枚の金属平ＩＩ
Ｌを打抜い工連続したり一部フレームパターンを形成す
るものであるが、リードの外端部（外部リード）の近傍
で抜きしろが大きく、それだけ材料的にもむだが多い。
そこで従来よりリードフレームパターンをずらせて隣り
合うリードフレームのリードな上下に重ねるよ５にする
ことでリードの閏の空白を少なくし、材料的に節減を図
る試みがなさｒＬ″Ｃいる。
合うリードフレームのリードな上下に重ねるよ５にする
ことでリードの閏の空白を少なくし、材料的に節減を図
る試みがなさｒＬ″Ｃいる。
例えば第ｘＨに示すようにとなり合うリードフレームを
１／２ピツチづつずらして、リードの先瑠部分Ｓ、イを
互い罠入り込ませるリードフレーム構造、さらＫ、その
構造で１１３ｇに示すようにとなり合５チップ（ＩＩＰ
導体素子）の位置が同じになるよう、となり会うリード
ブンニ五のパターンを変えてチップ及びリードフレーム
の位置を整え、ペレットポンディンダウワイヤポンディ
ング等の便宜なはかった構造がある。しかし、前述の改
良１１によれば、第２図のものについては、隣接する亨
−ド７レー五のパターンが異なり、チップの堆り付は位
置も異なろため１組立工程の複雑化と。
１／２ピツチづつずらして、リードの先瑠部分Ｓ、イを
互い罠入り込ませるリードフレーム構造、さらＫ、その
構造で１１３ｇに示すようにとなり合５チップ（ＩＩＰ
導体素子）の位置が同じになるよう、となり会うリード
ブンニ五のパターンを変えてチップ及びリードフレーム
の位置を整え、ペレットポンディンダウワイヤポンディ
ング等の便宜なはかった構造がある。しかし、前述の改
良１１によれば、第２図のものについては、隣接する亨
−ド７レー五のパターンが異なり、チップの堆り付は位
置も異なろため１組立工程の複雑化と。
モールドｍ＜レジンパッケージの場合）の形状波線化に
よる品質、ＩＲ備のメインテナンスの問題がある。又第
３閣のも〇につい【は、リードフレーム設針上のｗ約か
ら最嵐のリードパターンがとれない事、同一品ｌＩＫ対
し２＠のり−ドパターンが温布するため、品質を保つ事
が難しい岬の欠点がち番。
よる品質、ＩＲ備のメインテナンスの問題がある。又第
３閣のも〇につい【は、リードフレーム設針上のｗ約か
ら最嵐のリードパターンがとれない事、同一品ｌＩＫ対
し２＠のり−ドパターンが温布するため、品質を保つ事
が難しい岬の欠点がち番。
本尭−は上記した従来技術の欠点な取り除くためになさ
れたものであり、その目的はリードフレームの材料節減
ｔｍるとと″もに在米の組立工＠をそのまま適用でき、
均一で信頼性ある完成品が得られるリード７レー五ｔ−
提供することに＆る。
れたものであり、その目的はリードフレームの材料節減
ｔｍるとと″もに在米の組立工＠をそのまま適用でき、
均一で信頼性ある完成品が得られるリード７レー五ｔ−
提供することに＆る。
本発明の一実施例′に第４閣に示す。この実施例で示さ
ｎたリードフレームはＩＩ隣れる素子に対応するリード
パターンの左右の外部リード５は互いに隣りのリードパ
ターンの外部リード５の間に入りこむと同時に、各リー
ドパターンがリードフレームの外郭線６に対してそれぞ
れ所定角度（＃）傾くように形成されているものであり
、これにより各素子に対応するリードパターンの素子載
量Ｓ１．１がリードフレームの外郭線に平行な直線上に
配置されるようになっている。なお互いに入りこんだ外
部リードはリードパターンでは第５１！１１に示すよう
にその先端部が相手のリードの基部に接続された形状と
し、素子ごとにリードフレームを分割する際に同図の一
点鎖線で示す位置から切り離すようにしてもよい。
ｎたリードフレームはＩＩ隣れる素子に対応するリード
パターンの左右の外部リード５は互いに隣りのリードパ
ターンの外部リード５の間に入りこむと同時に、各リー
ドパターンがリードフレームの外郭線６に対してそれぞ
れ所定角度（＃）傾くように形成されているものであり
、これにより各素子に対応するリードパターンの素子載
量Ｓ１．１がリードフレームの外郭線に平行な直線上に
配置されるようになっている。なお互いに入りこんだ外
部リードはリードパターンでは第５１！１１に示すよう
にその先端部が相手のリードの基部に接続された形状と
し、素子ごとにリードフレームを分割する際に同図の一
点鎖線で示す位置から切り離すようにしてもよい。
以上実施例で述べた本考案によれば、側々のパターンは
まったく同一のものを用いながらリードフレームの長さ
方向の寸法を短縮する事ができるとともに下記の種由で
前記発−の目的が達成できる。
まったく同一のものを用いながらリードフレームの長さ
方向の寸法を短縮する事ができるとともに下記の種由で
前記発−の目的が達成できる。
■全てのリードフレームが同一の形状であり、完成品は
従来の製品とまりたく変らぬ−のがでする。
従来の製品とまりたく変らぬ−のがでする。
■リードの長さ方向は１例えば、１４．１６Ｐｉｍｌの
汎用ＩＣタイプで２ｓ−握短くなるが、それに対し纒は
従来とＩＩＩｍ度におさえる事かでき ａｉ造俟装の従
来タイプとの共用化が容易である。
汎用ＩＣタイプで２ｓ−握短くなるが、それに対し纒は
従来とＩＩＩｍ度におさえる事かでき ａｉ造俟装の従
来タイプとの共用化が容易である。
■チップ及びリードの位置がそろっているので自動組立
機の適用が容易である。
機の適用が容易である。
等である。
本考案によるリードフレームな自動組立ラインにかける
場合に考慮丁ぺぎこととして、第＊＊に示すようにボン
ディングヘッド８や認識ヘッドを７レーＪ７１イーダ９
の方向に対しり−ド７レームの頷１と合わせれば、従来
工程でペレットポンデインダやワイヤボンディング、ｉ
１動認識を行なってきたのと全く同様の考え方で自動化
かでき◆。又。
場合に考慮丁ぺぎこととして、第＊＊に示すようにボン
ディングヘッド８や認識ヘッドを７レーＪ７１イーダ９
の方向に対しり−ド７レームの頷１と合わせれば、従来
工程でペレットポンデインダやワイヤボンディング、ｉ
１動認識を行なってきたのと全く同様の考え方で自動化
かでき◆。又。
認識装置がチップ１０の傾ｔｔ−許せば第７図のように
傾いたままｗｍｔ＊ンディングをする事もできる。又、
第８園のようにリード７レー五のフラグ（素子載量部）
五のみ傾＃をなくしチップ１０なつけても良いし、ブラ
ダの大きさが、チップ１０に対し充分大診ければ、第９
図のようにチップのみ傾ｅｔ一つけずにグイ（ベレット
）ボンディングしても良いであろう。
傾いたままｗｍｔ＊ンディングをする事もできる。又、
第８園のようにリード７レー五のフラグ（素子載量部）
五のみ傾＃をなくしチップ１０なつけても良いし、ブラ
ダの大きさが、チップ１０に対し充分大診ければ、第９
図のようにチップのみ傾ｅｔ一つけずにグイ（ベレット
）ボンディングしても良いであろう。
さらＫ１１１０図に示すよ５にリードフレームの７ラダ
ｌと内リードは従来のパターンのままで外部リード５の
みを傾ｔｔ一つけるととによって同様の目的を達成する
ことがでする。
ｌと内リードは従来のパターンのままで外部リード５の
みを傾ｔｔ一つけるととによって同様の目的を達成する
ことがでする。
ｗＪｗｉの簡単な説明
ｇ１ｍｌ〜第３図は従来のリード７レームパターンな示
す平面図である。第４図は本発明によるリード７レーム
パターンの一実施例な示ス平ＷｉＩＥ１％第５図は第４
図の一部を変形した一部拡大平面図である。第６図は本
発明によるリードフレームに牛導体素子を組立てる形１
ＩＮ−説明するための平面図、第７ｗＪは同拡大平面図
である。第８図〜亀１０図は本発明によるリードフレー
ムパターンの他の実施例な示す一部平面図である。
す平面図である。第４図は本発明によるリード７レーム
パターンの一実施例な示ス平ＷｉＩＥ１％第５図は第４
図の一部を変形した一部拡大平面図である。第６図は本
発明によるリードフレームに牛導体素子を組立てる形１
ＩＮ−説明するための平面図、第７ｗＪは同拡大平面図
である。第８図〜亀１０図は本発明によるリードフレー
ムパターンの他の実施例な示す一部平面図である。
ｌ・・・素子載置部（フラッグ）、２・−リード、３・
−７レーム、４・・・境界部、ト・・外部リード、６・
・・外郭線、７・−中心線、８・・・ボンディングヘッ
ド。
−７レーム、４・・・境界部、ト・・外部リード、６・
・・外郭線、７・−中心線、８・・・ボンディングヘッ
ド。
９・・・フレームフィーダ、ｌｏ・・・中導体素子（チ
ップ）。
ップ）。
第 １ 図
第 ２ 図
第 ３ 図
第 ４ 図
第 ５ 図
第 ６ 図
Claims (1)
- １、半導体素子載置部な中心に複数のリード及び外郭部
を有するリードパターンが長尺の導体平板に複数個連続
して形成さｎた半導体リードフレームにおいて、１つの
素子に対応するリードパターンにおける複数のリードの
外部リード部は所定間隔で左右に並列して形成され、相
隣れる素子に対応するリードパターンの左右のリードは
互いに隣りのリードパターンのリードの関に入りこむと
同時に各リードパターンの少なくとも外部リード部がリ
ードフレームの外郭−忙対してそれぞれ所定角ＷＬ傾く
ことにより各素子に対応するリードパターンの素子載置
部がリードフレームの外郭−に平行に配置さｎているこ
とを４１黴とする半導体用リードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131466A JPS5833861A (ja) | 1981-08-24 | 1981-08-24 | 半導体用リ−ドフレ−ム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131466A JPS5833861A (ja) | 1981-08-24 | 1981-08-24 | 半導体用リ−ドフレ−ム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5833861A true JPS5833861A (ja) | 1983-02-28 |
Family
ID=15058613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56131466A Pending JPS5833861A (ja) | 1981-08-24 | 1981-08-24 | 半導体用リ−ドフレ−ム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5833861A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5075252A (en) * | 1990-05-14 | 1991-12-24 | Richard Schendelman | Interdigitated trans-die lead method of construction for maximizing population density of chip-on-board construction |
-
1981
- 1981-08-24 JP JP56131466A patent/JPS5833861A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5075252A (en) * | 1990-05-14 | 1991-12-24 | Richard Schendelman | Interdigitated trans-die lead method of construction for maximizing population density of chip-on-board construction |
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