JPS583389B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS583389B2 JPS583389B2 JP51042749A JP4274976A JPS583389B2 JP S583389 B2 JPS583389 B2 JP S583389B2 JP 51042749 A JP51042749 A JP 51042749A JP 4274976 A JP4274976 A JP 4274976A JP S583389 B2 JPS583389 B2 JP S583389B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate
- junction
- electrode
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/80—Bidirectional devices, e.g. triacs
Landscapes
- Thyristors (AREA)
Description
【発明の詳細な説明】
この発明は、双方向サイリスタの転流特性を劣化させる
ことなく、ゲートトリガ電流を小さくするようにした半
導体装置に関する。
ことなく、ゲートトリガ電流を小さくするようにした半
導体装置に関する。
第１図は従来よりよく用いられているセンターゲート型
の双方向サイリスタの構造を示す断面図であり、この第
１図に基づき双方向サイリスタについて概述すると、双
方向サイリスタには通常４つのゲートトリガモードがあ
る。
の双方向サイリスタの構造を示す断面図であり、この第
１図に基づき双方向サイリスタについて概述すると、双
方向サイリスタには通常４つのゲートトリガモードがあ
る。
（１）Ｎ２層側第１電極９，Ｐ２層側第１電極１０（以
下、これらを第１電極と云う）に対して第２電極１１、
ゲート電極８が正にバイアスされる場合、 （２）第１電極９，１０に対して第２電極１１が正、ゲ
ート電極８が負にバイアスされる場合、（３）第１電極
８，１０に対して第２電極１１，ゲート電極８が負にバ
イアスされる場合、 （４）第１電極９，１０に対して、第２電極１１が負、
ゲート電極８が正にバイアスされる場合がある。
下、これらを第１電極と云う）に対して第２電極１１、
ゲート電極８が正にバイアスされる場合、 （２）第１電極９，１０に対して第２電極１１が正、ゲ
ート電極８が負にバイアスされる場合、（３）第１電極
８，１０に対して第２電極１１，ゲート電極８が負にバ
イアスされる場合、 （４）第１電極９，１０に対して、第２電極１１が負、
ゲート電極８が正にバイアスされる場合がある。
通常ゲート特性で最も問題になるのはゲートトリガモー
ド（３）の場合なので、この場合について説明する。
ド（３）の場合なので、この場合について説明する。
まず、接合Ｊ５が順バイアスされて、正孔がＰ２層３か
らＮ４層６に注入され、電子がＮ４層６からＰ２層３に
向って注入される。
らＮ４層６に注入され、電子がＮ４層６からＰ２層３に
向って注入される。
電子は接合Ｊ２に向かい拡散して行き、接合Ｊ２の接合
電界によりＮ１層１に注入される。
電界によりＮ１層１に注入される。
これにより、Ｎ１層１がＰ２層３よりも電位が低下する
ために、接合Ｊ２が順バイアスされて正孔がＰ２層３か
らＮ１層１に注入される。
ために、接合Ｊ２が順バイアスされて正孔がＰ２層３か
らＮ１層１に注入される。
この正孔はＮ１層１を拡散して行き、接合Ｊ１の接合電
界によりＰ１ 層２に注入されるＰ１層２の電位をＮ３
層５より高くするので、接合Ｊ４が順バイアスされる。
界によりＰ１ 層２に注入されるＰ１層２の電位をＮ３
層５より高くするので、接合Ｊ４が順バイアスされる。
すると、Ｎ３層５からＰ１層２に向って電子が注入され
て、Ｐ２層３、Ｎ１層１、Ｐ１層２、Ｎ３層５の部分が
オンする。
て、Ｐ２層３、Ｎ１層１、Ｐ１層２、Ｎ３層５の部分が
オンする。
このように、ゲートトリガモード（３）でトリガするに
は、Ｎ４層６からＮ１層１に向って有効に電子か注入さ
れることが必要である。
は、Ｎ４層６からＮ１層１に向って有効に電子か注入さ
れることが必要である。
しかるに、第１図に示す従来構造のものはＰ２層３の表
面近くの方が接合Ｊ２近くよりも不純物濃度が高いので
、ゲート電流成分のうち、正孔が第１図の矢印ａで示す
ごとく、Ｐ２層３の表面近くを通ってＮ４層６に入るた
め、Ｎ４層６からＮ１層１に有効に注入される電子が減
少してしまう。
面近くの方が接合Ｊ２近くよりも不純物濃度が高いので
、ゲート電流成分のうち、正孔が第１図の矢印ａで示す
ごとく、Ｐ２層３の表面近くを通ってＮ４層６に入るた
め、Ｎ４層６からＮ１層１に有効に注入される電子が減
少してしまう。
しかも、トリカモード３の場合、Ｎ４層６からＮ１層１
への電子の注入か直接素子をオンさせるのでなく、これ
が作用してＮ３層５からＰ１層２に電子が注入されるこ
とによって、初めて素子をオンすることができるので、
トリガモード（１）よりもトリガモード（３）の方がゲ
ートトリガ感度が悪くなる欠点があった。
への電子の注入か直接素子をオンさせるのでなく、これ
が作用してＮ３層５からＰ１層２に電子が注入されるこ
とによって、初めて素子をオンすることができるので、
トリガモード（１）よりもトリガモード（３）の方がゲ
ートトリガ感度が悪くなる欠点があった。
そこで、ゲートトリガ感度をよくするために、たとえば
、Ｎ２層４とＮ３層５の重なりを大きくしたりすると、
転流特性を悪くしてしまう。
、Ｎ２層４とＮ３層５の重なりを大きくしたりすると、
転流特性を悪くしてしまう。
この発明は、上記の点にかんがみなされたもので、転流
特性を悪くすることなく、双方向性ザイリスタのゲート
トリガ感度をよくすることのできる半導体装置を提供す
るものである。
特性を悪くすることなく、双方向性ザイリスタのゲート
トリガ感度をよくすることのできる半導体装置を提供す
るものである。
次に、図面に基づきこの発明の半導体装置の実施例につ
いて説明すると、第２図はその一実施例の構造を示す断
面図であり、この第２図において第１図と同一部分には
同一符号が付されており、重複を避けるためにその説明
を省略し、異なる部分を重点的に述べることにする。
いて説明すると、第２図はその一実施例の構造を示す断
面図であり、この第２図において第１図と同一部分には
同一符号が付されており、重複を避けるためにその説明
を省略し、異なる部分を重点的に述べることにする。
この第２図の実施例では、ゲート電極８とＰ２層側第１
電極１０の間にあるＰ２層３にＮ５層７を新たに設けた
ものであり、このＮ５層７とＰ２層３の接合Ｊ６の接合
電界によりＰ２層３に対してＮ５層の方が電位が高くな
る。
電極１０の間にあるＰ２層３にＮ５層７を新たに設けた
ものであり、このＮ５層７とＰ２層３の接合Ｊ６の接合
電界によりＰ２層３に対してＮ５層の方が電位が高くな
る。
このとき、接合Ｊ６の近くを流れるゲート電流による電
圧降下よりも接合Ｊ６の接合電界の方が高くなるように
、Ｎ５層７を形成すると、Ｐ２層３からＮ４層６へ流れ
る正孔の多くは第２図の矢印ｂのごとく、Ｎ５層７の下
にあるＰ２層３を通り、接合Ｊ５の表面から深い部分よ
りＮ４層６に入るようになる。
圧降下よりも接合Ｊ６の接合電界の方が高くなるように
、Ｎ５層７を形成すると、Ｐ２層３からＮ４層６へ流れ
る正孔の多くは第２図の矢印ｂのごとく、Ｎ５層７の下
にあるＰ２層３を通り、接合Ｊ５の表面から深い部分よ
りＮ４層６に入るようになる。
接合Ｊ５の表面から深い部分はＰ２層６の濃度が低いた
め、電子の注入効率かよくなる結果、ゲートトリガ電流
が有効に働くため、トリガモード、（３）のゲートトリ
ガ感度をトリガモード（１）の場合に近づけることがで
きる。
め、電子の注入効率かよくなる結果、ゲートトリガ電流
が有効に働くため、トリガモード、（３）のゲートトリ
ガ感度をトリガモード（１）の場合に近づけることがで
きる。
この場合、次のごとく転流特性は悪くならない。
すなわち、転流失敗するのは、たとえば、ゲート電流が
トリガモード（３）でオンした場合、オン状態にあるＰ
２層３，Ｎ１層１，Ｐ１層２，Ｎ３層５の部分のＮ１層
１の過剰キャリアが第１電極９，１０と第２電極１１の
極性が反転するとき、オフ状態にあるＮ２層４，Ｐ２層
３，Ｎ１層１，Ｐ２層２へ横方向に拡散してＮ２層４，
Ｐ２層３，Ｎ１層１，Ｐ１層２を順バイアスしてオンさ
せてしまうためであるが、Ｎ，層７を設けることによっ
て、過剰キャリアか横方向に拡散しやすくなることはな
いので、転流特性を悪くする原因にはならない。
トリガモード（３）でオンした場合、オン状態にあるＰ
２層３，Ｎ１層１，Ｐ１層２，Ｎ３層５の部分のＮ１層
１の過剰キャリアが第１電極９，１０と第２電極１１の
極性が反転するとき、オフ状態にあるＮ２層４，Ｐ２層
３，Ｎ１層１，Ｐ２層２へ横方向に拡散してＮ２層４，
Ｐ２層３，Ｎ１層１，Ｐ１層２を順バイアスしてオンさ
せてしまうためであるが、Ｎ，層７を設けることによっ
て、過剰キャリアか横方向に拡散しやすくなることはな
いので、転流特性を悪くする原因にはならない。
このように、Ｎ５層７を設けることによって、転流特性
を悪くすることなく、トリガモード（３）のゲートトリ
ガ感度を高めることができる。
を悪くすることなく、トリガモード（３）のゲートトリ
ガ感度を高めることができる。
ここでは、センターゲート型の双方向サイリスタについ
て説明したが、コーナゲート型のサイリスタの場合にも
適用できることは勿論である。
て説明したが、コーナゲート型のサイリスタの場合にも
適用できることは勿論である。
以上のように、この発明によれば、双方向サイリスタの
一方のエミツタ層と他方のサイリスタのベース層を共有
する第１導電型層の表面からそのエミツタ層の電極部と
ゲート電極部の中間に第２導電型層を新たに設けたので
、双方向サイリスタの転流特性を劣化させることなく、
第１電極に対して第２電極およびゲート電極か負にバイ
アスされる場合のゲートトリガモードのゲートトリガ感
度を高めることができる。
一方のエミツタ層と他方のサイリスタのベース層を共有
する第１導電型層の表面からそのエミツタ層の電極部と
ゲート電極部の中間に第２導電型層を新たに設けたので
、双方向サイリスタの転流特性を劣化させることなく、
第１電極に対して第２電極およびゲート電極か負にバイ
アスされる場合のゲートトリガモードのゲートトリガ感
度を高めることができる。
第１図は従来の双方向サイリスタの構造を示す断面図、
第２図はこの発明の半導体装置の一実施例の構造を示す
断面図である。 １・・・Ｎ１層、２・・・Ｐ１層、３・・・Ｐ２層、４
・・・Ｎ２層、５・・・Ｎ３層、６・・・Ｎ４層、７・
・・Ｎ５層、８・・・ゲート電極、９・・・Ｎ２層側第
１電極、１０・・・Ｐ２層側第１電極、１１・・・第２
電極、Ｊ１〜Ｊ６・・・接合。 なお、図中同一符号は同一物分または相当部分を示す。
第２図はこの発明の半導体装置の一実施例の構造を示す
断面図である。 １・・・Ｎ１層、２・・・Ｐ１層、３・・・Ｐ２層、４
・・・Ｎ２層、５・・・Ｎ３層、６・・・Ｎ４層、７・
・・Ｎ５層、８・・・ゲート電極、９・・・Ｎ２層側第
１電極、１０・・・Ｐ２層側第１電極、１１・・・第２
電極、Ｊ１〜Ｊ６・・・接合。 なお、図中同一符号は同一物分または相当部分を示す。
Claims (1)
- １ 同一半導体基板に２つのサイリスタ領域を有しかつ
逆並列構造になるように形成され共有する１つのゲート
電極を有する双方向サイリスタにおいて、一方のサイリ
スタのエミツタ層と他方のサイリスタのベース層を共通
する第１導電型層の表面からそのエミツタ層の電極部と
ゲート電極部の中間に第２導電型層を新たに設け、一方
のエミツタ層と第２導電型層との接合電界により一方の
エミツタ層に対して第２導電型層の電位を高くしたこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51042749A JPS583389B2 (ja) | 1976-04-14 | 1976-04-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51042749A JPS583389B2 (ja) | 1976-04-14 | 1976-04-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52125283A JPS52125283A (en) | 1977-10-20 |
| JPS583389B2 true JPS583389B2 (ja) | 1983-01-21 |
Family
ID=12644652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51042749A Expired JPS583389B2 (ja) | 1976-04-14 | 1976-04-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583389B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4833782A (ja) * | 1971-09-03 | 1973-05-12 | ||
| JPS5443286B2 (ja) * | 1973-05-25 | 1979-12-19 |
-
1976
- 1976-04-14 JP JP51042749A patent/JPS583389B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52125283A (en) | 1977-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2864629B2 (ja) | 伝導度変調型ｍｏｓｆｅｔ | |
| US4584593A (en) | Insulated-gate field-effect transistor (IGFET) with charge carrier injection | |
| JPS6315464A (ja) | ゲ−トタ−ンオフサイリスタ | |
| JPH0465552B2 (ja) | ||
| JPS5921170B2 (ja) | Ｍｏｓ型半導体装置 | |
| JPH0677472A (ja) | サージ防護素子 | |
| JPS5941871A (ja) | 接合型電界効果半導体装置 | |
| JP3110094B2 (ja) | 絶縁ゲート型サイリスタ | |
| US4942443A (en) | Thyristor with auxiliary emitter electrode and short-circuit regions and method | |
| JP3395282B2 (ja) | 定電圧発生装置 | |
| KR100320675B1 (ko) | 트라이악 소자 | |
| JPH0472670A (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JP2825345B2 (ja) | 高速ターンオン素子 | |
| JP2772215B2 (ja) | 静電誘導半導体装置 | |
| JPH0468791B2 (ja) | ||
| JPH0139226B2 (ja) | ||
| JPS58188161A (ja) | トライアツク | |
| JPS6157713B2 (ja) | ||
| JP3110077B2 (ja) | 絶縁ゲート付きサイリスタ | |
| JP2795582B2 (ja) | 静電誘導型半導体装置 | |
| JPH0325979A (ja) | Ｐｎｐｎスイッチ | |
| JP2637173B2 (ja) | 半導体装置 | |
| JPS634678A (ja) | 静電誘導形サイリスタ | |
| JPS5915186B2 (ja) | サイリスタ | |
| JPS60116170A (ja) | 半導体装置 |