JPS583406A - ディジタル形自動利得制御方法 - Google Patents
ディジタル形自動利得制御方法Info
- Publication number
- JPS583406A JPS583406A JP56100534A JP10053481A JPS583406A JP S583406 A JPS583406 A JP S583406A JP 56100534 A JP56100534 A JP 56100534A JP 10053481 A JP10053481 A JP 10053481A JP S583406 A JPS583406 A JP S583406A
- Authority
- JP
- Japan
- Prior art keywords
- digital
- agc
- initial
- automatic gain
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/3089—Control of digital or coded signals
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はディジタル形自動利得制御方法に関する。
自動利得制御（ＡＧＣ）とは入力レベルや変動をある一
定のレベルに抑える働き曾いう、このＡＧＣ作弔は通常
！算増幅器を用い、たアナログ回路によって行なわれる
。ところが近年のディジタル処理技術の進展によシ・こ
のＡＧＣ作用をディ、ジタル回路によって行なわせるこ
とが可能となった。この場合、入力レベルの信号をディ
ジタル信号に置き換えるＡ／ｂ（アナログ回路ル）変換
器は必ず必要となる。然、しこのん小麦換器を用いる場
合、入力レベルのダイナミックレンジが問題となり、該
入カレ、ベルが過大になった場合には、これ一対、応す
るディジタル信号のピッ１数は過大と注ト＾ＧＣ作用を
ディノ！ル処理で行なうことが不可能となる。ところが
、蛾近、ＰＣＭ通信におけるＣ０ＤＩＣ（Ｃ０ＤＩＲ，
、−ＤＥＣＯＤＥＲ）に訃いて圧縮形〜Φ変換器が開発
されたことから、この圧縮形の〜Φ変換器を利用するこ
ξにより過大な入力レベルや信号であってもこれを容易
にディジタル信号に変換可能となシ、ディジタル形ＡＧ
Ｃ方法が実用的になった、このディジタル形ＡＧＣはＡ
ＧＣループにおける各部の信号をディジタル演算で算出
するというものであるから、プロセッサの能力次第で、
アナログムＧＣではとても追いつかないような高速のＡ
ＧＣも実現可能である。
定のレベルに抑える働き曾いう、このＡＧＣ作弔は通常
！算増幅器を用い、たアナログ回路によって行なわれる
。ところが近年のディジタル処理技術の進展によシ・こ
のＡＧＣ作用をディ、ジタル回路によって行なわせるこ
とが可能となった。この場合、入力レベルの信号をディ
ジタル信号に置き換えるＡ／ｂ（アナログ回路ル）変換
器は必ず必要となる。然、しこのん小麦換器を用いる場
合、入力レベルのダイナミックレンジが問題となり、該
入カレ、ベルが過大になった場合には、これ一対、応す
るディジタル信号のピッ１数は過大と注ト＾ＧＣ作用を
ディノ！ル処理で行なうことが不可能となる。ところが
、蛾近、ＰＣＭ通信におけるＣ０ＤＩＣ（Ｃ０ＤＩＲ，
、−ＤＥＣＯＤＥＲ）に訃いて圧縮形〜Φ変換器が開発
されたことから、この圧縮形の〜Φ変換器を利用するこ
ξにより過大な入力レベルや信号であってもこれを容易
にディジタル信号に変換可能となシ、ディジタル形ＡＧ
Ｃ方法が実用的になった、このディジタル形ＡＧＣはＡ
ＧＣループにおける各部の信号をディジタル演算で算出
するというものであるから、プロセッサの能力次第で、
アナログムＧＣではとても追いつかないような高速のＡ
ＧＣも実現可能である。
従って本発明は高速形、％に高速収束形のディジタルＡ
ＧＣ方法を提供することである。
ＧＣ方法を提供することである。
上記目的に従い本発明は、ディジタル形ＧＣの初期起動
時において、初期デ（ジタル入力信号レベルの逆数を近
似多項式によって求め、これにょシ定常時のディジタル
ＡＧＣループを即座に確立するようにしたことを特徴と
するものである。
時において、初期デ（ジタル入力信号レベルの逆数を近
似多項式によって求め、これにょシ定常時のディジタル
ＡＧＣループを即座に確立するようにしたことを特徴と
するものである。
以下図面に従って本発明を説明する。
第１図は本発明に基づくディジタル形ＡＧＣシステムの
概要を示すシステム図である６本図において、１１で示
すツａ、 ｙりが本発明を特徴づける初期ディジタル演
算部である。 ＡＧＣをかけるべきアナログ入力信号Ａ
１ｍは圧縮形ん小麦換器１２によシディジタル信号に変
換される。第２図は圧縮形Ｎ１変換器の特性を示すグラ
フであ）、横軸のアナログ入力の伸びと共に、縦軸のデ
ィジタル出力は１．ｏｇのカーブで抑圧される。なお点
線は通常のリニアな〜Φ変換の場合の特性を示す、この
ようなｌｏｇのカー！に表つえのは量子化レベルを可変
にしたからであシ、これを逆変換してもとに戻すのが、
第１図の線形変換回路１３である。かくしてディジタル
信号Ｘがディジタル形ＡＧＣシステムのＡＧＣルーフ”
ＡＬ内に入ってくるｓｇｔ番目には乗算器１４に入力さ
れ、ここでＡＧＣ係数ム、との乗算が行なわれてＡＧＣ
出力ｙとなる。従って、ｙ＝＋Ａ、−ｚである。ここに
ＡＧＣ係数Ａ５は、ＡＧＣルーフ’ＡＬを一巡すること
によシ、各出力ｙ４１に定まる＃１５ａ二乗回路（電力
の抽出）、１６は平均化回路、１７はＡＧＣ係数係数部
生部る。なお、１８はスイッチであシ、本発明に基づく
初期ディジタル演算部１１が、その接点ａを通して初期
ＡＧＯ起動を実行した後は、その接点すを通して定常的
なＡＧＣルールー形成する。
概要を示すシステム図である６本図において、１１で示
すツａ、 ｙりが本発明を特徴づける初期ディジタル演
算部である。 ＡＧＣをかけるべきアナログ入力信号Ａ
１ｍは圧縮形ん小麦換器１２によシディジタル信号に変
換される。第２図は圧縮形Ｎ１変換器の特性を示すグラ
フであ）、横軸のアナログ入力の伸びと共に、縦軸のデ
ィジタル出力は１．ｏｇのカーブで抑圧される。なお点
線は通常のリニアな〜Φ変換の場合の特性を示す、この
ようなｌｏｇのカー！に表つえのは量子化レベルを可変
にしたからであシ、これを逆変換してもとに戻すのが、
第１図の線形変換回路１３である。かくしてディジタル
信号Ｘがディジタル形ＡＧＣシステムのＡＧＣルーフ”
ＡＬ内に入ってくるｓｇｔ番目には乗算器１４に入力さ
れ、ここでＡＧＣ係数ム、との乗算が行なわれてＡＧＣ
出力ｙとなる。従って、ｙ＝＋Ａ、−ｚである。ここに
ＡＧＣ係数Ａ５は、ＡＧＣルーフ’ＡＬを一巡すること
によシ、各出力ｙ４１に定まる＃１５ａ二乗回路（電力
の抽出）、１６は平均化回路、１７はＡＧＣ係数係数部
生部る。なお、１８はスイッチであシ、本発明に基づく
初期ディジタル演算部１１が、その接点ａを通して初期
ＡＧＯ起動を実行した後は、その接点すを通して定常的
なＡＧＣルールー形成する。
次に、第１図に示した初期ディジタル演算部１１ならび
スイッチ１８が必要となったｌｌ！緯を説明する。
スイッチ１８が必要となったｌｌ！緯を説明する。
第３図は第１図にシけるＡＧＣループ’Ａ Ｌをハード
ウェア的に表現した信号流れ図である。ただし、１６Ｆ
および１４の意味は第１図の場合と同じである。出カフ
ｑ ＡＧＣループ内に分岐されて先ず二乗回路３１に
至シ、さらに加算器３２に入力される。ただし、−（マ
イナス）入力として入力される。加算器３２には別途基
準値Ｄ１が印加されておて乗算器３３に与えられ、一定
の重みづけ（重み係数α）がなされる、この乗算器３３
を含めて、加算器３４ならび゛に遅延回路（Ｔ）が１１
１図の平均化回路１６に相幽する。なお、乗算器３５に
対するβ、加算器３６に対する１、０は共に重みづけに
係るものであ〕、本発明の本質とは関係ない。
ウェア的に表現した信号流れ図である。ただし、１６Ｆ
および１４の意味は第１図の場合と同じである。出カフ
ｑ ＡＧＣループ内に分岐されて先ず二乗回路３１に
至シ、さらに加算器３２に入力される。ただし、−（マ
イナス）入力として入力される。加算器３２には別途基
準値Ｄ１が印加されておて乗算器３３に与えられ、一定
の重みづけ（重み係数α）がなされる、この乗算器３３
を含めて、加算器３４ならび゛に遅延回路（Ｔ）が１１
１図の平均化回路１６に相幽する。なお、乗算器３５に
対するβ、加算器３６に対する１、０は共に重みづけに
係るものであ〕、本発明の本質とは関係ない。
ここで、最も注目すべき部分は、加算器３４および遅延
回路（Ｔ）を含むループであり、いわば積分器を構成し
て、平均値を算出する。最初にアナ胃グ入力信号Ａ１ｍ
１が与えられて、ＡＧＣルーフ”ＡＬが安定し、安定し
たＡｂＣのかかった出力ｙを得るまでには、この積分器
における処理時間が無視できない、つまシ高速収束形の
ＡＧｅ ｔ−実行できない。
回路（Ｔ）を含むループであり、いわば積分器を構成し
て、平均値を算出する。最初にアナ胃グ入力信号Ａ１ｍ
１が与えられて、ＡＧＣルーフ”ＡＬが安定し、安定し
たＡｂＣのかかった出力ｙを得るまでには、この積分器
における処理時間が無視できない、つまシ高速収束形の
ＡＧｅ ｔ−実行できない。
再び入力Ｘおよび出力ｙＫついて考察すると、ｙ ＝ｘ
Ａヨ・Ｘであった。しかも、ＡＧＣが安定した後の１
はある一定の値Ｋに落ち着くから、ｙ−Ａｇ・！＊Ｋが
成立する。そうすると、時間のかかる前記積分器を通さ
ずとも、Ｘに乗ずべきＡＧＣ係数Ａｇは、Ａ、）４が予
定される。仁のＡ−ずばり正確な値ではないが、ＡＧＣ
出力ｙの定常レベルにかなシ近いものである。そうする
と、高速のデ（ジタル演算が実現されれば−な・る演算
を通して瞬時（ＡＧＣの立上シ時間に比して）に係数Ａ
、が定まシ、最終的なＡＧＣ出力ｙのレベルに近似した
値が、積分器を介在させずに求まる。つｔ ｊＤ ＡＧ
Ｃの立上シ時にはディジタル演算で求めたＡ、を用いる
。
Ａヨ・Ｘであった。しかも、ＡＧＣが安定した後の１
はある一定の値Ｋに落ち着くから、ｙ−Ａｇ・！＊Ｋが
成立する。そうすると、時間のかかる前記積分器を通さ
ずとも、Ｘに乗ずべきＡＧＣ係数Ａｇは、Ａ、）４が予
定される。仁のＡ−ずばり正確な値ではないが、ＡＧＣ
出力ｙの定常レベルにかなシ近いものである。そうする
と、高速のデ（ジタル演算が実現されれば−な・る演算
を通して瞬時（ＡＧＣの立上シ時間に比して）に係数Ａ
、が定まシ、最終的なＡＧＣ出力ｙのレベルに近似した
値が、積分器を介在させずに求まる。つｔ ｊＤ ＡＧ
Ｃの立上シ時にはディジタル演算で求めたＡ、を用いる
。
第１図を参照すると、ＡＧＣの初期起動に際し、スイッ
チ１８を接点ａ側に接続し、初期ディジタル入力信号を
初期ディジタル演算部１・１に初期演算し、ＡＧＣ係数
Ａ−を得る。このｈＱは、ムロ＝に−ｈ。
チ１８を接点ａ側に接続し、初期ディジタル入力信号を
初期ディジタル演算部１・１に初期演算し、ＡＧＣ係数
Ａ−を得る。このｈＱは、ムロ＝に−ｈ。
である、にはムＧＣ係数発生部１７の有する定数である
。ζめ札を得て・ムＧＣルーｌは短時間のうちに確立す
る。
。ζめ札を得て・ムＧＣルーｌは短時間のうちに確立す
る。
ところで、初期ディジタル演算部１１においては ｋ、
−にという、ディジタル入力Ｘの逆数計算をしなければ
ならない、然し、一般に除算演算にはかなシの時間を要
するから、これを加算ならびに乗算のみの演算に置き換
えると都合が良い、ところで ｋ−に−ム一なるカーブ
は双曲線を描くことが分っている。従ってこの双曲線を
多項式で近似できれば、除算を排除できる。
−にという、ディジタル入力Ｘの逆数計算をしなければ
ならない、然し、一般に除算演算にはかなシの時間を要
するから、これを加算ならびに乗算のみの演算に置き換
えると都合が良い、ところで ｋ−に−ム一なるカーブ
は双曲線を描くことが分っている。従ってこの双曲線を
多項式で近似できれば、除算を排除できる。
第４図は逆数演算を近似多項式に置き換える手法を説明
するためのグラフである０本グラフの横軸はディジタル
人力Ｘであり、縦軸はＡＧＣ係数Ａ−であり、図中の実
線の曲線４１が本来のカーブ、ｋ−に すなわち輸＝−である。然しこの曲線４１は一点鎖線の
カー１４２あるいは点線の直線４３に近似してお夛、カ
ーブ４２は例えばａｘ２＋ｂｘ＋ａの多項式で表わされ
、一方、直線４３は例えばａＸ＋・の多項式で表わされ
る。結局、真の逆数演算は加算・乗算のみからなる多項
式に変換して近似される。従って、第１図のＡ警は比較
的高速に得られる６以上のことを図で示せば第５図の如
くなる。１１５図は本発明の方法の基本原理を図解的に
示すグラフである０本グラフ中、カーｆ５１および５２
＃１ＡＧＣルーグが定常状態に落ち着くまでの２］［ｉ
様を示しておシ、時刻ｔ１又はｔ２以降が定常状態であ
る。これに対し本発明によれば、カーブ５３のルートで
瞬時的にＡＧＣ作用が起動され、時刻ｔ３にはほぼ定常
状態に入っている。
するためのグラフである０本グラフの横軸はディジタル
人力Ｘであり、縦軸はＡＧＣ係数Ａ−であり、図中の実
線の曲線４１が本来のカーブ、ｋ−に すなわち輸＝−である。然しこの曲線４１は一点鎖線の
カー１４２あるいは点線の直線４３に近似してお夛、カ
ーブ４２は例えばａｘ２＋ｂｘ＋ａの多項式で表わされ
、一方、直線４３は例えばａＸ＋・の多項式で表わされ
る。結局、真の逆数演算は加算・乗算のみからなる多項
式に変換して近似される。従って、第１図のＡ警は比較
的高速に得られる６以上のことを図で示せば第５図の如
くなる。１１５図は本発明の方法の基本原理を図解的に
示すグラフである０本グラフ中、カーｆ５１および５２
＃１ＡＧＣルーグが定常状態に落ち着くまでの２］［ｉ
様を示しておシ、時刻ｔ１又はｔ２以降が定常状態であ
る。これに対し本発明によれば、カーブ５３のルートで
瞬時的にＡＧＣ作用が起動され、時刻ｔ３にはほぼ定常
状態に入っている。
上述の説明はハードウェアイメージでなされたが、実際
にはプロセッサを中心としたソ７トウ。
にはプロセッサを中心としたソ７トウ。
ア処理で行なわれるのが好ましい。
第６図はディジタル信号処理用プロセッサシステムとし
てディジタル形ＡＧＣを実現する場合の一例を示すプロ
、り図である０本図中、Ａｌｎ ａ ！ ｍ１２．１３
については既に述べたとおシであシ、ディジタル人力Ｘ
は、共通パス６１を介して、１６２、ＲＯＭ６３ならび
に乗算・累算器６５との間でＡＧＣ処理がなされる。ム
ＧＣの初期起動の場合には、初期ディジタル入力信号ｘ
ｄ一旦、データメモリであるＲＡＭ６２に格納されたの
ち、前記の＊ｘ’＋ｂｘ＋［株］、あるいはｆｉｘ＋・
等の演算が乗算・累算器６５で行なわれ、その結果のＡ
ｋ＃ｉ再びＲＡＭ６２に格納されて、ｔｓ１図のスイッ
チ１８が接点す側にオンとなったときのイニシャルパリ
、−となる、゛なお、多項式の係数（ｄ、ｂｅｅ等）は
係数メモリであるＲＯＭ６３にストアされている。
てディジタル形ＡＧＣを実現する場合の一例を示すプロ
、り図である０本図中、Ａｌｎ ａ ！ ｍ１２．１３
については既に述べたとおシであシ、ディジタル人力Ｘ
は、共通パス６１を介して、１６２、ＲＯＭ６３ならび
に乗算・累算器６５との間でＡＧＣ処理がなされる。ム
ＧＣの初期起動の場合には、初期ディジタル入力信号ｘ
ｄ一旦、データメモリであるＲＡＭ６２に格納されたの
ち、前記の＊ｘ’＋ｂｘ＋［株］、あるいはｆｉｘ＋・
等の演算が乗算・累算器６５で行なわれ、その結果のＡ
ｋ＃ｉ再びＲＡＭ６２に格納されて、ｔｓ１図のスイッ
チ１８が接点す側にオンとなったときのイニシャルパリ
、−となる、゛なお、多項式の係数（ｄ、ｂｅｅ等）は
係数メモリであるＲＯＭ６３にストアされている。
第１図のスイッチ１８が接点す側にオンと表うたとき、
すなわち定常状態の動作も又このプロセッサシステムが
そのまま行なう、この場合、嬉３図の構成を参照すると
、ＩＬＡＭ６２Ｆｉ遅延時間Ｔ１ＡＧＣ係数Ａヨ勢のデ
ータをストアし、ＲＯＭ６３は、α、βｍ ＋ １；Ｏ
ａ Ｄｙ等の係数をストアすることになる。そして、加
算器３２．３４．３６ならびに乗算器３１，３３．３５
＃１４の働きは乗算・累算器６５が担う。
すなわち定常状態の動作も又このプロセッサシステムが
そのまま行なう、この場合、嬉３図の構成を参照すると
、ＩＬＡＭ６２Ｆｉ遅延時間Ｔ１ＡＧＣ係数Ａヨ勢のデ
ータをストアし、ＲＯＭ６３は、α、βｍ ＋ １；Ｏ
ａ Ｄｙ等の係数をストアすることになる。そして、加
算器３２．３４．３６ならびに乗算器３１，３３．３５
＃１４の働きは乗算・累算器６５が担う。
以上説明したように本発明によれば高速度でＡＧＣ機能
を立ち上げることのできるディジタル形ＡＧＣシステム
が実現される。
を立ち上げることのできるディジタル形ＡＧＣシステム
が実現される。
第１図は本発明に基づくディジタル形ＡＧＣシステムの
概要を示すシステム図、第２図は圧縮形〜Φ変換器の特
性を示すグラフ、第３図は第１図におけるＡＧＣルール
ーＬをノ１−ドクエア的に表現し比信号流れ図、第４図
は逆数演算を近似多項式に置き換える手法を説明するた
めのグラフ、第５図は本発明の方法の基本原理を図解的
に示すグラフ、第６図はディジタル信号処理用／ロセツ
サシステムとしてディジタル形ＡＧＣを実現する場合の
一例を示すブロック図である。 １１・・・初期ディジタル演算部、１２・・・圧縮形〜
１変換器、１４・・・乗算器、１７・・・ＡＧＣ係数発
生部、Ａ１１１・・・アナログ入力信号、Ｘ・・・ディ
ジタル入力、ｙ・・・ディジタル出力。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 。 弁理士 西舘和之 弁理士 内田幸男 弁理士、 山 口 昭 之 舅２Ｗ！Ｉ ノ／ アナログ人力→ 第３１！ｔ ４ Ｘ−→− ３ｔ１ｔ２ 手続補正書 ５、 昭和５７年７月２日 ６゜ 特許庁長官 若杉和夫殿 １、事件の表示 ７゜ 昭和５６年 特許願 第１００５３４号２、発明の名
称 ディジタル形自動利得制御方法 ３、補正をする者 事件との関係 特許出願人 名称 （５２２） ’富士通株式会社 ４、代理人 図 面（１１４図） 補正の内容 図面’（８４図）を別紙のとお９補正します０添付書類
のｌ１ｌＩｋ
概要を示すシステム図、第２図は圧縮形〜Φ変換器の特
性を示すグラフ、第３図は第１図におけるＡＧＣルール
ーＬをノ１−ドクエア的に表現し比信号流れ図、第４図
は逆数演算を近似多項式に置き換える手法を説明するた
めのグラフ、第５図は本発明の方法の基本原理を図解的
に示すグラフ、第６図はディジタル信号処理用／ロセツ
サシステムとしてディジタル形ＡＧＣを実現する場合の
一例を示すブロック図である。 １１・・・初期ディジタル演算部、１２・・・圧縮形〜
１変換器、１４・・・乗算器、１７・・・ＡＧＣ係数発
生部、Ａ１１１・・・アナログ入力信号、Ｘ・・・ディ
ジタル入力、ｙ・・・ディジタル出力。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 。 弁理士 西舘和之 弁理士 内田幸男 弁理士、 山 口 昭 之 舅２Ｗ！Ｉ ノ／ アナログ人力→ 第３１！ｔ ４ Ｘ−→− ３ｔ１ｔ２ 手続補正書 ５、 昭和５７年７月２日 ６゜ 特許庁長官 若杉和夫殿 １、事件の表示 ７゜ 昭和５６年 特許願 第１００５３４号２、発明の名
称 ディジタル形自動利得制御方法 ３、補正をする者 事件との関係 特許出願人 名称 （５２２） ’富士通株式会社 ４、代理人 図 面（１１４図） 補正の内容 図面’（８４図）を別紙のとお９補正します０添付書類
のｌ１ｌＩｋ
Claims (1)
- １、アナログ入力信号を圧縮形〜生変換器を用いてディ
ジタル信号に変換したのち、所定の自動利得制御を行な
うディジタル形自動利得制御システムにおいて、鋏ディ
ジタル彫自動利得制４御システムを構成するディジタル
形自動利得制御ループ内の所定箇所に生ずべきディジタ
ル値を、自動利得制御の初期起動に際し、初期ディジタ
ル入力信号かｂディジタル演算によりて算出するものと
し、鋏算出・結果を、もとに前記ディジタル形自動利得
制御ループをほぼ定常状態に移行せしめ、ここに前記デ
ィジタル信号においては、前記初期ディ、ジタル入力信
号のレベルの逆数を演算するものとし、且つその逆数の
演算を近似多項式によって行なうことを峙微とするディ
ジタル形自動利得制御方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100534A JPS583406A (ja) | 1981-06-30 | 1981-06-30 | ディジタル形自動利得制御方法 |
| CA000405867A CA1198823A (en) | 1981-06-30 | 1982-06-23 | Digital automatic gain control circuit |
| DE8282303328T DE3273551D1 (en) | 1981-06-30 | 1982-06-25 | A digital automatic gain control circuit |
| EP82303328A EP0069515B1 (en) | 1981-06-30 | 1982-06-25 | A digital automatic gain control circuit |
| US06/393,120 US4482973A (en) | 1981-06-30 | 1982-06-28 | Digital automatic gain control circuit |
| ES513530A ES513530A0 (es) | 1981-06-30 | 1982-06-28 | "un circuito digital de control automatico de ganancia". |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100534A JPS583406A (ja) | 1981-06-30 | 1981-06-30 | ディジタル形自動利得制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583406A true JPS583406A (ja) | 1983-01-10 |
| JPS6319089B2 JPS6319089B2 (ja) | 1988-04-21 |
Family
ID=14276619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56100534A Granted JPS583406A (ja) | 1981-06-30 | 1981-06-30 | ディジタル形自動利得制御方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4482973A (ja) |
| EP (1) | EP0069515B1 (ja) |
| JP (1) | JPS583406A (ja) |
| CA (1) | CA1198823A (ja) |
| DE (1) | DE3273551D1 (ja) |
| ES (1) | ES513530A0 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020611A (ja) * | 1983-07-14 | 1985-02-01 | Fujitsu Ltd | ピ−ク値検出形ａｇｃ回路 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU560995B2 (en) * | 1984-02-07 | 1987-04-30 | Toshiba, Kabushiki Kaisha | Process control apparatus |
| DE3723383A1 (de) * | 1987-07-15 | 1989-01-26 | Siemens Ag | Schaltender pi-regler mit rueckfuehrung |
| US5321849A (en) * | 1991-05-22 | 1994-06-14 | Southwestern Bell Technology Resources, Inc. | System for controlling signal level at both ends of a transmission link based on a detected valve |
| US5678198A (en) * | 1991-05-22 | 1997-10-14 | Southwestern Bell Technology Resources, Inc. | System for controlling signal level at both ends of a transmission link, based upon a detected value |
| FI106325B (fi) | 1998-11-12 | 2001-01-15 | Nokia Networks Oy | Menetelmä ja laite tehonsäädön ohjaamiseksi |
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