JPS6319089B2 - - Google Patents
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- Publication number
- JPS6319089B2 JPS6319089B2 JP56100534A JP10053481A JPS6319089B2 JP S6319089 B2 JPS6319089 B2 JP S6319089B2 JP 56100534 A JP56100534 A JP 56100534A JP 10053481 A JP10053481 A JP 10053481A JP S6319089 B2 JPS6319089 B2 JP S6319089B2
- Authority
- JP
- Japan
- Prior art keywords
- digital
- agc
- automatic gain
- gain control
- initial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/3089—Control of digital or coded signals
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はデイジタル形自動利得制御方法に関す
る。
る。
自動利得制御（AGC）とは入力レベルの変動
をある一定のレベルに抑える働きをいう。この
AGC作用は通常演算増幅器を用いたアナログ回
路によつて行なわれる。ところが近年のデイジタ
ル処理技術の進展により、このAGC作用をデイ
ジタル回路によつて行なわせることが可能となつ
た。この場合、入力レベルの信号をデイジタル信
号に置き換えるＡ／Ｄ（アナログ／デジタル）変
換器は必ず必要となる。然しこのＡ／Ｄ変換器を
用いる場合、入力レベルのダイナミツクレンジが
問題となり、該入力レベルが過大になつた場合に
は、これに対応するデイジタル信号のビツト数は
過大となり、AGC作用をデイジタル処理で行な
うことが不可能となる。ところが、最近、PCM
通信におけるCODEC（CODER―DECODER）に
おいて圧縮形Ａ／Ｄ変換器が開発されたことか
ら、この圧縮形のＡ／Ｄ変換器を利用することに
より過大な入力レベルの信号であつてもこれを容
易にデイジタル信号に変換可能となり、デイジタ
ル形AGC方法が実用的になつた。このデイジタ
ル形AGCはAGCループにおける各部の信号をデ
イジタル演算で算出するというものであるから、
プロセツサの能力次第で、アナログAGCではと
ても追いつかないような高速のAGCも実現可能
である。
をある一定のレベルに抑える働きをいう。この
AGC作用は通常演算増幅器を用いたアナログ回
路によつて行なわれる。ところが近年のデイジタ
ル処理技術の進展により、このAGC作用をデイ
ジタル回路によつて行なわせることが可能となつ
た。この場合、入力レベルの信号をデイジタル信
号に置き換えるＡ／Ｄ（アナログ／デジタル）変
換器は必ず必要となる。然しこのＡ／Ｄ変換器を
用いる場合、入力レベルのダイナミツクレンジが
問題となり、該入力レベルが過大になつた場合に
は、これに対応するデイジタル信号のビツト数は
過大となり、AGC作用をデイジタル処理で行な
うことが不可能となる。ところが、最近、PCM
通信におけるCODEC（CODER―DECODER）に
おいて圧縮形Ａ／Ｄ変換器が開発されたことか
ら、この圧縮形のＡ／Ｄ変換器を利用することに
より過大な入力レベルの信号であつてもこれを容
易にデイジタル信号に変換可能となり、デイジタ
ル形AGC方法が実用的になつた。このデイジタ
ル形AGCはAGCループにおける各部の信号をデ
イジタル演算で算出するというものであるから、
プロセツサの能力次第で、アナログAGCではと
ても追いつかないような高速のAGCも実現可能
である。
従つて本発明は高速形、特に高速収束形のデイ
ジタルAGC方法を提供することである。
ジタルAGC方法を提供することである。
上記目的に従い本発明は、デイジタルAGCの
初期起動時において、初期デイジタル入力信号レ
ベルの逆数を近似多項式によつて求め、これによ
り定常時のデイジタルAGCループを即座に確立
するようにしたことを特徴とするものである。
初期起動時において、初期デイジタル入力信号レ
ベルの逆数を近似多項式によつて求め、これによ
り定常時のデイジタルAGCループを即座に確立
するようにしたことを特徴とするものである。
以下図面に従つて本発明を説明する。
第１図は本発明に基づくデイジタル形AGCシ
ステムの概要を示すシステム図である。本図にお
いて、１１で示すブロツクが本発明を特徴づける
初期デイジタル演算部である。AGCをかけるべ
きアナログ入力信号Aioは圧縮形Ａ／Ｄ変換器１
２によりデイジタル信号に変換される。第２図は
圧縮形Ａ／Ｄ変換器の特性を示すグラフであり、
横軸のアナログ入力の伸びと共に、縦軸のデイジ
タル出力はlogのカーブで抑圧される。なお点線
は通常のリニアなＡ／Ｄ変換の場合の特性を示
す。このようなlogのカーブになつたの量子化レ
ベルを可変にしたからであり、これを逆変換して
もとに戻すのが、第１図の線形変換回路１３であ
る。かくしてデイジタル信号ｘがデイジタル形
AGCシステムのAGCループAL内に入つてくる。
第１番目には乗算器１４に入力され、ここで
AGC係数Agとの乗算が行なわれてAGC出力ｙと
なる。従つて、ｙ＝Ag・ｘである。ここにAGC
係数Agは、AGCループALを一巡することによ
り、各出力ｙ毎に定まる。１５は二乗回路（電力
の抽出）、１６は平均化回路、１７はAGC係数発
生部である。なお、１８はスイツチであり、本発
明に基づく初期デイジタル演算部１１が、その接
点ａを通して初期AGC起動を実行した後は、そ
の接点ｂを通して定常的なAGCループを形成す
る。
ステムの概要を示すシステム図である。本図にお
いて、１１で示すブロツクが本発明を特徴づける
初期デイジタル演算部である。AGCをかけるべ
きアナログ入力信号Aioは圧縮形Ａ／Ｄ変換器１
２によりデイジタル信号に変換される。第２図は
圧縮形Ａ／Ｄ変換器の特性を示すグラフであり、
横軸のアナログ入力の伸びと共に、縦軸のデイジ
タル出力はlogのカーブで抑圧される。なお点線
は通常のリニアなＡ／Ｄ変換の場合の特性を示
す。このようなlogのカーブになつたの量子化レ
ベルを可変にしたからであり、これを逆変換して
もとに戻すのが、第１図の線形変換回路１３であ
る。かくしてデイジタル信号ｘがデイジタル形
AGCシステムのAGCループAL内に入つてくる。
第１番目には乗算器１４に入力され、ここで
AGC係数Agとの乗算が行なわれてAGC出力ｙと
なる。従つて、ｙ＝Ag・ｘである。ここにAGC
係数Agは、AGCループALを一巡することによ
り、各出力ｙ毎に定まる。１５は二乗回路（電力
の抽出）、１６は平均化回路、１７はAGC係数発
生部である。なお、１８はスイツチであり、本発
明に基づく初期デイジタル演算部１１が、その接
点ａを通して初期AGC起動を実行した後は、そ
の接点ｂを通して定常的なAGCループを形成す
る。
次に、第１図に示した初期デイジタル演算部１
１ならびスイツチ１８が必要となつた経緯を説明
する。
１ならびスイツチ１８が必要となつた経緯を説明
する。
第３図は第１図におけるAGCループALをハー
ドウエア的に表現した信号流れ図である。ただ
し、ｘ，ｙおよび１４の意味は第１図の場合と同
じである。出力ｙはAGCループ内に分岐されて
先ず二乗回路３１に至り、さらに加算器３２に入
力される。ただし、−（マイナス）入力として入力
される。加算器３２には別途基準値Drが印加さ
れており、出力（ｙ）がDrを超えるときは負の
入力として、逆に（ｙ）がDrを下まわるときは
正の入力として乗算器３３に与えられ、一定の重
みづけ（重み係数α）がなされる。この乗算器３
３を含めて、加算器３４ならびに遅延回路Ｔが第
１図の平均化回路１６に相当する。なお、乗算器
３５に対するβ、加算器３６に対する1.0は共に
重みづけに係るものであり、本発明の本質とは関
係ない。
ドウエア的に表現した信号流れ図である。ただ
し、ｘ，ｙおよび１４の意味は第１図の場合と同
じである。出力ｙはAGCループ内に分岐されて
先ず二乗回路３１に至り、さらに加算器３２に入
力される。ただし、−（マイナス）入力として入力
される。加算器３２には別途基準値Drが印加さ
れており、出力（ｙ）がDrを超えるときは負の
入力として、逆に（ｙ）がDrを下まわるときは
正の入力として乗算器３３に与えられ、一定の重
みづけ（重み係数α）がなされる。この乗算器３
３を含めて、加算器３４ならびに遅延回路Ｔが第
１図の平均化回路１６に相当する。なお、乗算器
３５に対するβ、加算器３６に対する1.0は共に
重みづけに係るものであり、本発明の本質とは関
係ない。
ここで、最も注目すべき部分は、加算器３４お
よび遅延回路Ｔを含むループであり、いわば積分
器を構成して、平均値を算出する。最初にアナロ
グ入力信号Aioが与えられて、AGCループALが
安定し、安定したAGCのかかつた出力ｙを得る
までには、この積分器における処理時間が無視で
きない。つまり高速収束形のAGCを実行できな
い。
よび遅延回路Ｔを含むループであり、いわば積分
器を構成して、平均値を算出する。最初にアナロ
グ入力信号Aioが与えられて、AGCループALが
安定し、安定したAGCのかかつた出力ｙを得る
までには、この積分器における処理時間が無視で
きない。つまり高速収束形のAGCを実行できな
い。
再び入力ｘおよび出力ｙについて考察すると、
ｙ＝Ag・ｘであつた。しかも、AGCが安定した
後のｙはある一定の値Ｋに落ち着くから、ｙ＝
Ag・ｘ≒Ｋが成立する。そうすると、時間のか
かる前記積分器を通さずとも、ｘに乗ずべき
AGC係数Agは、Ag≒Ｋ／ｘが予定される。このAg はずばり正確な値ではないが、AGC出力ｙの定
常レベルにかなり近いものである。そうすると、
高速のデイジタル演算が実現されればＫ／ｘなる演 算を通して瞬時（AGCの立上り時間に比して）
に係数Agが定まり、最終的なAGC出力ｙのレベ
ルに近似した値が、積分器を介在させずに求ま
る。つまりAGCの立上り時にはデイジタル演算
で求めたAgを用いる。第１図を参照すると、
AGCの初期起動に際し、スイツチ１８を接点ａ
側に接続し、初期デイジタル入力信号を初期デイ
ジタル演算部１１に初期演算し、AGC係数A′gを
得る。このA′gは、A′g＝ｋ・Agで定まるもので
あり、Ag≒Ｋ／ｘより、A′g＝ｋ・Ｋ／ｘである。ｋ はAGC係数発生部１７の有する定数である。こ
のA′gを得て、AGCループは短時間のうちに確立
する。
ｙ＝Ag・ｘであつた。しかも、AGCが安定した
後のｙはある一定の値Ｋに落ち着くから、ｙ＝
Ag・ｘ≒Ｋが成立する。そうすると、時間のか
かる前記積分器を通さずとも、ｘに乗ずべき
AGC係数Agは、Ag≒Ｋ／ｘが予定される。このAg はずばり正確な値ではないが、AGC出力ｙの定
常レベルにかなり近いものである。そうすると、
高速のデイジタル演算が実現されればＫ／ｘなる演 算を通して瞬時（AGCの立上り時間に比して）
に係数Agが定まり、最終的なAGC出力ｙのレベ
ルに近似した値が、積分器を介在させずに求ま
る。つまりAGCの立上り時にはデイジタル演算
で求めたAgを用いる。第１図を参照すると、
AGCの初期起動に際し、スイツチ１８を接点ａ
側に接続し、初期デイジタル入力信号を初期デイ
ジタル演算部１１に初期演算し、AGC係数A′gを
得る。このA′gは、A′g＝ｋ・Agで定まるもので
あり、Ag≒Ｋ／ｘより、A′g＝ｋ・Ｋ／ｘである。ｋ はAGC係数発生部１７の有する定数である。こ
のA′gを得て、AGCループは短時間のうちに確立
する。
ところで、初期デイジタル演算部１１において
は、ｋ・Ｋ／ｘという、デイジタル入力ｘの逆数計 算をしなければならない。然し、一般に除算演算
にはかなりの時間を要するから、これを加算なら
びに乗算のみの演算に置き換えると都合が良い。
ところで、ｋ・Ｋ／ｘ＝A′gなるカーブは双曲線を 描くことが分つている。従つてこの双曲線を多項
式で近似できれば、除算を排除できる。
は、ｋ・Ｋ／ｘという、デイジタル入力ｘの逆数計 算をしなければならない。然し、一般に除算演算
にはかなりの時間を要するから、これを加算なら
びに乗算のみの演算に置き換えると都合が良い。
ところで、ｋ・Ｋ／ｘ＝A′gなるカーブは双曲線を 描くことが分つている。従つてこの双曲線を多項
式で近似できれば、除算を排除できる。
第４図は逆数演算を近似多項式に置き換える手
法を説明するためのグラフである。本グラフの横
軸はデイジタル入力ｘであり、縦軸はAGC係数
A′gであり、図中の実線の曲線４１が本来のカー
ブ、すなわちA′g＝ｋ・Ｋ／ｘである。然しこの曲 線４１は一点鎖線のカーブ４２あるいは点線の直
線４３に近似しており、カーブ４２は例えばax2
＋bx＋ｃの多項式で表わされ、一方、直線４３
は例えばdx＋ｅの多項式で表わされる。結局、
ｘの逆数演算は加算・乗算のみからなる多項式に
変換して近似される。従つて、第１図のA′gは比
較的高速に得られる。以上のことを図で示せば第
５図の如くなる。第５図は本発明の方法の基本原
理を図解的に示すグラフである。本グラフ中、カ
ーブ５１および５２はAGCループが定常状態に
落ち着くまでの２態様を示しており、時刻t1又は
t2以降が定常状態である。これに対し本発明によ
れば、カーブ５３のルートで瞬時的にAGC作用
が起動され、時刻t3にほぼ定常状態に入つてい
る。
法を説明するためのグラフである。本グラフの横
軸はデイジタル入力ｘであり、縦軸はAGC係数
A′gであり、図中の実線の曲線４１が本来のカー
ブ、すなわちA′g＝ｋ・Ｋ／ｘである。然しこの曲 線４１は一点鎖線のカーブ４２あるいは点線の直
線４３に近似しており、カーブ４２は例えばax2
＋bx＋ｃの多項式で表わされ、一方、直線４３
は例えばdx＋ｅの多項式で表わされる。結局、
ｘの逆数演算は加算・乗算のみからなる多項式に
変換して近似される。従つて、第１図のA′gは比
較的高速に得られる。以上のことを図で示せば第
５図の如くなる。第５図は本発明の方法の基本原
理を図解的に示すグラフである。本グラフ中、カ
ーブ５１および５２はAGCループが定常状態に
落ち着くまでの２態様を示しており、時刻t1又は
t2以降が定常状態である。これに対し本発明によ
れば、カーブ５３のルートで瞬時的にAGC作用
が起動され、時刻t3にほぼ定常状態に入つてい
る。
上述の説明はハードウエアイメージでなされた
が、実際にはプロセツサを中心としたソフトウエ
ア処理で行なわれるのが好ましい。
が、実際にはプロセツサを中心としたソフトウエ
ア処理で行なわれるのが好ましい。
第６図はデイジタル信号処理用プロセツサシス
テムとしてデイジタル形AGCを実現する場合の
一例を示すブロツク図である。本図中、Aio，ｘ，
１２，１３については既に述べたとおりであり、
デイジタル入力ｘは、共通バス６１を介して、
RAM６２、ROM６３ならびに乗算・累算器６
５との間でAGC処理がなされる。AGCの初期起
動の場合には、初期デイジタル入力信号ｘは一
旦、データメモリであるRAM６２に格納された
のち、前記のax2＋bx＋ｃ、あるいはdx＋ｅ等の
演算が乗算・累算器６５で行なわれ、その結果の
A′gは再びRAM６２に格納されて、第１図のス
イツチ１８が接点ｂ側にオンとなつたときのイニ
シヤルバリユーとなる。なお、多項式の係数
（ｄ，ｂ，ｃ等）は係数メモリであるROM６３
にストアされている。
テムとしてデイジタル形AGCを実現する場合の
一例を示すブロツク図である。本図中、Aio，ｘ，
１２，１３については既に述べたとおりであり、
デイジタル入力ｘは、共通バス６１を介して、
RAM６２、ROM６３ならびに乗算・累算器６
５との間でAGC処理がなされる。AGCの初期起
動の場合には、初期デイジタル入力信号ｘは一
旦、データメモリであるRAM６２に格納された
のち、前記のax2＋bx＋ｃ、あるいはdx＋ｅ等の
演算が乗算・累算器６５で行なわれ、その結果の
A′gは再びRAM６２に格納されて、第１図のス
イツチ１８が接点ｂ側にオンとなつたときのイニ
シヤルバリユーとなる。なお、多項式の係数
（ｄ，ｂ，ｃ等）は係数メモリであるROM６３
にストアされている。
第１図のスイツチ１８が接点ｂ側にオンとなつ
たとき、すなわち定常状態の動作も又このプロセ
ツサシステムがそのまま行なう。この場合、第３
図の構成を参照すると、RAM６２は遅延時間
Ｔ、AGC係数Ag等のデーータをストアし、
ROM６３は、α，β，＋1.0，Dr等の係数をスト
アすることになる。そして、加算器３２，３４，
３６ならびに乗算器３１，３３，３５，１４の働
きは乗算・累算器６５が担う。
たとき、すなわち定常状態の動作も又このプロセ
ツサシステムがそのまま行なう。この場合、第３
図の構成を参照すると、RAM６２は遅延時間
Ｔ、AGC係数Ag等のデーータをストアし、
ROM６３は、α，β，＋1.0，Dr等の係数をスト
アすることになる。そして、加算器３２，３４，
３６ならびに乗算器３１，３３，３５，１４の働
きは乗算・累算器６５が担う。
以上説明したように本発明によれば高速度で
AGC機能を立ち上げることのできるデイジタル
形AGCシステム図が実現される。
AGC機能を立ち上げることのできるデイジタル
形AGCシステム図が実現される。
第１図は本発明に基づくデイジタル形AGCシ
ステムの概要を示すシステム図、第２図は圧縮形
Ａ／Ｄ変換器の特性を示すグラフ、第３図は第１
図におけるAGCループALをハードウエア的に表
現した信号流れ図、第４図は逆数演算を近似多項
式に置き換える手法を説明するためのグラフ、第
５図は本発明の方法の基本原理を図解的に示すグ
ラフ、第６図はデイジタル信号処理用プロセツサ
システムとしてデイジタル形AGCを実現する場
合の一例を示すブロツク図である。 １１……初期デイジタル演算部、１２……圧縮
形Ａ／Ｄ変換器、１４……乗算器、１７……
AGC係数発生部、Aio……アナログ入力信号、ｘ
……デイジタル入力、ｙ……デイジタル出力。
ステムの概要を示すシステム図、第２図は圧縮形
Ａ／Ｄ変換器の特性を示すグラフ、第３図は第１
図におけるAGCループALをハードウエア的に表
現した信号流れ図、第４図は逆数演算を近似多項
式に置き換える手法を説明するためのグラフ、第
５図は本発明の方法の基本原理を図解的に示すグ
ラフ、第６図はデイジタル信号処理用プロセツサ
システムとしてデイジタル形AGCを実現する場
合の一例を示すブロツク図である。 １１……初期デイジタル演算部、１２……圧縮
形Ａ／Ｄ変換器、１４……乗算器、１７……
AGC係数発生部、Aio……アナログ入力信号、ｘ
……デイジタル入力、ｙ……デイジタル出力。
Claims (1)
- １ アナログ入力信号を圧縮形Ａ／Ｄ変換器を用
いてデイジタル信号に変換したのち、所定の自動
利得制御を行なうデイジタル形自動利得制御シス
テムにおいて、該デイジタル形自動利得制御シス
テムを構成するデイジタル形自動利得制御ループ
内の所定箇所に生ずべきデイジタル値を、自動利
得制御の初期起動に際し、初期デイジタル入力信
号からデイジタル演算によつて算出するものと
し、該算出結果をもとに前記デイジタル形自動利
得制御ループをほぼ定常状態に移行せしめ、ここ
に前記デイジタル演算においては、前記初期デイ
ジタル入力信号のレベルの逆数を演算するものと
し、且つその逆数の演算を近似多項式によつて行
なうことを特徴とするデイジタル形自動利得制御
方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100534A JPS583406A (ja) | 1981-06-30 | 1981-06-30 | ディジタル形自動利得制御方法 |
| CA000405867A CA1198823A (en) | 1981-06-30 | 1982-06-23 | Digital automatic gain control circuit |
| DE8282303328T DE3273551D1 (en) | 1981-06-30 | 1982-06-25 | A digital automatic gain control circuit |
| EP82303328A EP0069515B1 (en) | 1981-06-30 | 1982-06-25 | A digital automatic gain control circuit |
| US06/393,120 US4482973A (en) | 1981-06-30 | 1982-06-28 | Digital automatic gain control circuit |
| ES513530A ES513530A0 (es) | 1981-06-30 | 1982-06-28 | "un circuito digital de control automatico de ganancia". |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100534A JPS583406A (ja) | 1981-06-30 | 1981-06-30 | ディジタル形自動利得制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS583406A JPS583406A (ja) | 1983-01-10 |
| JPS6319089B2 true JPS6319089B2 (ja) | 1988-04-21 |
Family
ID=14276619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56100534A Granted JPS583406A (ja) | 1981-06-30 | 1981-06-30 | ディジタル形自動利得制御方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4482973A (ja) |
| EP (1) | EP0069515B1 (ja) |
| JP (1) | JPS583406A (ja) |
| CA (1) | CA1198823A (ja) |
| DE (1) | DE3273551D1 (ja) |
| ES (1) | ES513530A0 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020611A (ja) * | 1983-07-14 | 1985-02-01 | Fujitsu Ltd | ピ−ク値検出形ａｇｃ回路 |
| AU560995B2 (en) * | 1984-02-07 | 1987-04-30 | Toshiba, Kabushiki Kaisha | Process control apparatus |
| DE3723383A1 (de) * | 1987-07-15 | 1989-01-26 | Siemens Ag | Schaltender pi-regler mit rueckfuehrung |
| US5321849A (en) * | 1991-05-22 | 1994-06-14 | Southwestern Bell Technology Resources, Inc. | System for controlling signal level at both ends of a transmission link based on a detected valve |
| US5678198A (en) * | 1991-05-22 | 1997-10-14 | Southwestern Bell Technology Resources, Inc. | System for controlling signal level at both ends of a transmission link, based upon a detected value |
| FI106325B (fi) | 1998-11-12 | 2001-01-15 | Nokia Networks Oy | Menetelmä ja laite tehonsäädön ohjaamiseksi |
| US7558391B2 (en) * | 1999-11-29 | 2009-07-07 | Bizjak Karl L | Compander architecture and methods |
| US7190292B2 (en) * | 1999-11-29 | 2007-03-13 | Bizjak Karl M | Input level adjust system and method |
| US6870830B1 (en) | 2000-11-30 | 2005-03-22 | 3Com Corporation | System and method for performing messaging services using a data communications channel in a data network telephone system |
| US7386074B1 (en) | 2003-10-06 | 2008-06-10 | Redpine Signals, Inc. | Digital automatic gain control method and apparatus |
| US8249271B2 (en) | 2007-01-23 | 2012-08-21 | Karl M. Bizjak | Noise analysis and extraction systems and methods |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3983381A (en) * | 1974-12-18 | 1976-09-28 | International Business Machines Corporation | Digital automatic gain control circuit |
| US4213097A (en) * | 1978-10-19 | 1980-07-15 | Racal-Milgo, Inc. | Hybrid automatic gain control circuit |
| US4191995A (en) * | 1979-01-02 | 1980-03-04 | Bell Telephone Laboratories, Incorporated | Digital automatic gain control circuit |
| US4221934A (en) * | 1979-05-11 | 1980-09-09 | Rca Corporation | Compandor for group of FDM signals |
| IT1121030B (it) * | 1979-09-18 | 1986-03-26 | Cselt Centro Studi Lab Telecom | Procedimento e circuito per il controllo automatico del guadagno in apparecchiature elettroniche |
-
1981
- 1981-06-30 JP JP56100534A patent/JPS583406A/ja active Granted
-
1982
- 1982-06-23 CA CA000405867A patent/CA1198823A/en not_active Expired
- 1982-06-25 EP EP82303328A patent/EP0069515B1/en not_active Expired
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