JPS5835295B2 - マスタ・スレ−ブ・システムにおけるデ−タ転送方式 - Google Patents
マスタ・スレ−ブ・システムにおけるデ−タ転送方式Info
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- JPS5835295B2 JPS5835295B2 JP55027027A JP2702780A JPS5835295B2 JP S5835295 B2 JPS5835295 B2 JP S5835295B2 JP 55027027 A JP55027027 A JP 55027027A JP 2702780 A JP2702780 A JP 2702780A JP S5835295 B2 JPS5835295 B2 JP S5835295B2
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- JP
- Japan
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- area
- slave
- main memory
- internal memory
- memory
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
この発明は、マスク・スレーブ・システムにおけるデー
タ転送方式に関する。
タ転送方式に関する。
主メモリを備えたマスク中央処理装置（マスタＣＰＵと
いう）と、このマスタＣＰＵによって制御され内部メモ
リを有する複数台のスレーブ中央処理装置（スレーブＣ
ＰＵという）とからなり、スレーブＣＰＵによって入出
力装置を制御するマスク・スレーブ・システムはよく知
られている。
いう）と、このマスタＣＰＵによって制御され内部メモ
リを有する複数台のスレーブ中央処理装置（スレーブＣ
ＰＵという）とからなり、スレーブＣＰＵによって入出
力装置を制御するマスク・スレーブ・システムはよく知
られている。
そして、主メモリと前記内部メモリとの間のデーり転送
は、スレーブＣＰＵによって行なわれるようになってい
るものがある。
は、スレーブＣＰＵによって行なわれるようになってい
るものがある。
このようなマスク・スレーブ・システムにおいては、マ
スクＣＰＵはスレーブＣＰＵの内部メモリを直接アクセ
スできないようになっている。
スクＣＰＵはスレーブＣＰＵの内部メモリを直接アクセ
スできないようになっている。
マスタＣＰＵがスレーブＣＰＵの内部メモリをアクセス
することができるようにするために、別のデータバス、
アドレスバス、制御回路等を設けることが考えられる。
することができるようにするために、別のデータバス、
アドレスバス、制御回路等を設けることが考えられる。
しかし、このようにすると、データバスやアドレスバス
の配線が複雑になり、スレーブＣＰＵの制御にもとづく
データ転送とマスタＣＰＵの制御にもとづくデータ転送
との両方が混在することになり、主メモリと内部メモリ
との間のデータ転送のための制御回路も複雑になる。
の配線が複雑になり、スレーブＣＰＵの制御にもとづく
データ転送とマスタＣＰＵの制御にもとづくデータ転送
との両方が混在することになり、主メモリと内部メモリ
との間のデータ転送のための制御回路も複雑になる。
この発明は、余分のデータバスやアドレスバス等を設け
ることなしに、結果的にマスタＣＰＵがスレーブＣＰＵ
の内部メモリをアクセスして主メモリと内部メモリとの
間のデータ転送を制御したことになるマスク・スレーブ
・システムにおけるデータ転送方式を提供するものであ
る。
ることなしに、結果的にマスタＣＰＵがスレーブＣＰＵ
の内部メモリをアクセスして主メモリと内部メモリとの
間のデータ転送を制御したことになるマスク・スレーブ
・システムにおけるデータ転送方式を提供するものであ
る。
以下図面を参照してこの発明の詳細な説明する。
第１図において、システム全体を制御するマスタＣＰＵ
２１は複数のスレーブＣＰＵ３１と、データバス、コン
トロールバスおよびアドレスバスを含むバス４０で結ば
れている。
２１は複数のスレーブＣＰＵ３１と、データバス、コン
トロールバスおよびアドレスバスを含むバス４０で結ば
れている。
この例ではスレーブＣＰＵ３１は便宜的に２台示されて
いるが必要に応じて適数台設けられる。
いるが必要に応じて適数台設けられる。
２台のスレーブＣＰＵを区別するときにはそれぞれを３
１Ａ、３１Ｂとする。
１Ａ、３１Ｂとする。
スレーブＣＰＵ３１はそれぞれ専用の入出力装置３７を
制御するものである。
制御するものである。
マスタＣＰＵ２１は、主メモリ２２、この主メモリ２２
からのまたは主メモリ２２へのスレーブＣＰＵ３１によ
る読出し、書込みを制御するＤＭＡ制御回路２３、マス
タＣＰＵ２１の入出力命令制御回路２４および割込制御
回路２５を備えている。
からのまたは主メモリ２２へのスレーブＣＰＵ３１によ
る読出し、書込みを制御するＤＭＡ制御回路２３、マス
タＣＰＵ２１の入出力命令制御回路２４および割込制御
回路２５を備えている。
各スレーブＣＰＵ３１は、その内部メモリ３２、主メモ
リ２２との間でデータのやりとりするためにＤＭＡ制御
回路２３と交信するデータ転送制御回路３３、入出力命
令制御回路３４、割込発生回路３５および専用入出力装
置３７に対する入出力制御回路３６をそれぞれ備えてい
る。
リ２２との間でデータのやりとりするためにＤＭＡ制御
回路２３と交信するデータ転送制御回路３３、入出力命
令制御回路３４、割込発生回路３５および専用入出力装
置３７に対する入出力制御回路３６をそれぞれ備えてい
る。
主メモリ２２および内部メモリ３２は、第２図に示すよ
うに、各種データを記憶するデータ・メモリとして機能
する部分と、マスタＣＰＵ２１゜スレーブＣＰＵ３１の
それぞれの実行プログラムを格納したプログラム・メモ
リとして機能する部分とからそれぞれ構成されている。
うに、各種データを記憶するデータ・メモリとして機能
する部分と、マスタＣＰＵ２１゜スレーブＣＰＵ３１の
それぞれの実行プログラムを格納したプログラム・メモ
リとして機能する部分とからそれぞれ構成されている。
主メモリ２２のデータ・メモリには、後述するようにス
レーブＣＰＵ３１を起動した後、スレーブＣＰＵ３１に
よってリードさせる命令コードをセットするエリヤＭ１
が設けられ、プログラム・メモリにはスレーブＣＰＵ３
１の内部メモリ３２に転送されるスレーブＣＰＵ３１の
実行プログラムが記憶されているエリヤＭ２および内部
メモリ３２から転送されたプログラムを記憶するエリヤ
Ｍ３が設けられている。
レーブＣＰＵ３１を起動した後、スレーブＣＰＵ３１に
よってリードさせる命令コードをセットするエリヤＭ１
が設けられ、プログラム・メモリにはスレーブＣＰＵ３
１の内部メモリ３２に転送されるスレーブＣＰＵ３１の
実行プログラムが記憶されているエリヤＭ２および内部
メモリ３２から転送されたプログラムを記憶するエリヤ
Ｍ３が設けられている。
内部メモリ３２のプログラム・メモリには、データ転送
制御回路３３を制御してデータ転送を行なうプログラム
を格納するエリヤＭ４、主メモリ２２のエリヤＭ２から
読出したプログラムを記憶するエリヤＭ５および主メモ
リ２２のエリヤＭ３に転送すべきプログラムが記憶され
ているエリヤＭ６が設けられている。
制御回路３３を制御してデータ転送を行なうプログラム
を格納するエリヤＭ４、主メモリ２２のエリヤＭ２から
読出したプログラムを記憶するエリヤＭ５および主メモ
リ２２のエリヤＭ３に転送すべきプログラムが記憶され
ているエリヤＭ６が設けられている。
これらのエリヤＭ２．Ｍ３．Ｍ５．Ｍ６はもちろん１箇
所に限られることはなく、適当なアドレス範囲にわたっ
て適数箇所設けることができるのはいうまでもない。
所に限られることはなく、適当なアドレス範囲にわたっ
て適数箇所設けることができるのはいうまでもない。
またそのアドレス範囲は固定であってもその都度指定す
るものであってもよい。
るものであってもよい。
マスタＣＰＵ２１からスレーブＣＰＵ３１に送られる命
令コードは、第３図に示す指令内容およびＤＭＡ情報で
ある。
令コードは、第３図に示す指令内容およびＤＭＡ情報で
ある。
ＤＭＡ情報は、主メモリ２２内のデータ転送に関与する
エリヤ（この例ではエリヤＭ２またはＭ３）の先頭アド
レス、内部メモリ３２内のデータ転送に関与するエリヤ
（Ｍ５またはＭ６）の先頭アドレスおよび転送ワード（
バイト）数から構成されている。
エリヤ（この例ではエリヤＭ２またはＭ３）の先頭アド
レス、内部メモリ３２内のデータ転送に関与するエリヤ
（Ｍ５またはＭ６）の先頭アドレスおよび転送ワード（
バイト）数から構成されている。
また、第３図に示す指令内容は、内部メモリ３２のエリ
ヤＭ６の内容を主メモリ２２のエリヤＭ３に転送する場
合のライト命令、主メモリ２２のエリヤＭ２の内容を内
部メモリ３２のエリヤＭ５に転送する場合のリード命令
、エリヤＭ２のプログラムをエリヤＭ５に読込んだ後に
、エリヤＭ４のＤＭＡプログラムからこの読込んだプロ
グラムにジャンプすべきことを示すジャンプ命令、およ
びスレーブＣＰＵ３１を指定するＳ −ＣＰＵ識別コー
ドからなる。
ヤＭ６の内容を主メモリ２２のエリヤＭ３に転送する場
合のライト命令、主メモリ２２のエリヤＭ２の内容を内
部メモリ３２のエリヤＭ５に転送する場合のリード命令
、エリヤＭ２のプログラムをエリヤＭ５に読込んだ後に
、エリヤＭ４のＤＭＡプログラムからこの読込んだプロ
グラムにジャンプすべきことを示すジャンプ命令、およ
びスレーブＣＰＵ３１を指定するＳ −ＣＰＵ識別コー
ドからなる。
主メモリ２２と内部メモリ３２との間のプログラム・デ
ータの転送はマスクＣＰＵ２１の制御にもとづいてスレ
ーブＣＰＵ３１により開始される。
ータの転送はマスクＣＰＵ２１の制御にもとづいてスレ
ーブＣＰＵ３１により開始される。
第４図および第５図を参照して、マスクＣＰＵ２１は命
令コードを主メモリ２２のエリヤＭ１にセットしくステ
ップ１）、プログラム出力命令により特定のスレーブＣ
ＰＵ３１を起動する（ステップ２）。
令コードを主メモリ２２のエリヤＭ１にセットしくステ
ップ１）、プログラム出力命令により特定のスレーブＣ
ＰＵ３１を起動する（ステップ２）。
スレーブＣＰＵ３１は、入出力命令制御回路２４，３４
を介して発生する内部割込によって、マスタＣＰＵ２１
からのプログラム出力命令を認識する（ステップ１１）
。
を介して発生する内部割込によって、マスタＣＰＵ２１
からのプログラム出力命令を認識する（ステップ１１）
。
その結果、マスタＣＰＵ２１が主メモリ２２を使用して
いない空き時間を第１１用してスレーブＣＰＵ３１は、
データ転送制御回路３３、ＤＭＡ制御回路２３を介して
データ転送を行ない主メモリ２２のエリヤＭ１にセット
されている命令コードを取込む（ステップ１２）。
いない空き時間を第１１用してスレーブＣＰＵ３１は、
データ転送制御回路３３、ＤＭＡ制御回路２３を介して
データ転送を行ない主メモリ２２のエリヤＭ１にセット
されている命令コードを取込む（ステップ１２）。
そして、命令コード中のスレーブＣＰＵ識別コードがそ
のスレーブＣＰＵ３１を示すものと一致するかどうかを
みる（ステップ１３）。
のスレーブＣＰＵ３１を示すものと一致するかどうかを
みる（ステップ１３）。
そして、識別コードによって指定されたスレーブＣＰＵ
３１のみが、ステップ２０の割込処理を除く以下の処理
を実行する。
３１のみが、ステップ２０の割込処理を除く以下の処理
を実行する。
スレーブＣＰＵ識別コードが一致すれば、命令コードの
命令をみて、ライト命令か（ステップ１４）、リード命
令か（ステップ１６）を判断する。
命令をみて、ライト命令か（ステップ１４）、リード命
令か（ステップ１６）を判断する。
ライト命令であれば、スレーブＣＰＵ３１は、データ転
送制御回路３３を制御してＤＭＡ制御回路２３と交信さ
せ、マスタＣＰＵ２１が主メモリ２２を使用していない
空き時間に、ＤＭＡ情報によって指定された内部メモリ
３２の開始アドレス（エリヤＭ６）から順番に指定ワー
ド数だけのプログラム・データを読出して、主メモリ２
２の開始アドレス（エリヤＭ３）から順番にデータ転送
する（ステップ１５）。
送制御回路３３を制御してＤＭＡ制御回路２３と交信さ
せ、マスタＣＰＵ２１が主メモリ２２を使用していない
空き時間に、ＤＭＡ情報によって指定された内部メモリ
３２の開始アドレス（エリヤＭ６）から順番に指定ワー
ド数だけのプログラム・データを読出して、主メモリ２
２の開始アドレス（エリヤＭ３）から順番にデータ転送
する（ステップ１５）。
データ転送終了後、スレーブＣＰＵ３１はマスクＣＰＵ
２１に対して割込をかけ、転送処理が終了したことを知
らせる（ステップ２０）。
２１に対して割込をかけ、転送処理が終了したことを知
らせる（ステップ２０）。
リード命令の場合には、ライト命令と同様にデータ転送
制御回路３３とＤＭＡ制御回路２＼３との交信によりデ
ータ転送のタイミングを検出しながらＤＭＡ情報によっ
て指定された主メモリ２２の開始アドレス（エリヤＭ２
）から指定ワード数のプログラム・データを、内部メモ
リ３２の開始アドレス（エリヤＭ５）から順番にデータ
転送する（ステップ１７）。
制御回路３３とＤＭＡ制御回路２＼３との交信によりデ
ータ転送のタイミングを検出しながらＤＭＡ情報によっ
て指定された主メモリ２２の開始アドレス（エリヤＭ２
）から指定ワード数のプログラム・データを、内部メモ
リ３２の開始アドレス（エリヤＭ５）から順番にデータ
転送する（ステップ１７）。
そして、命令コードの命令中にジャンプ命令があるかど
うかをみて（ステップ１８）、ジャンプ命令があればエ
リヤＭ４のＤＭＡプログラムから読込んだＭ５のプログ
ラムにジャンプし、そのプログラムを実行する（ステッ
プ１９）。
うかをみて（ステップ１８）、ジャンプ命令があればエ
リヤＭ４のＤＭＡプログラムから読込んだＭ５のプログ
ラムにジャンプし、そのプログラムを実行する（ステッ
プ１９）。
この後、すべての処理が終了したことを割込によってマ
スタＣＰＵ２１に知らせる（ステップ２０）。
スタＣＰＵ２１に知らせる（ステップ２０）。
ジャンプ命令がない場合には、マスタＣＰＵ２１に割込
をかけ転送処理が終了したことを知らせる（ステップ２
０）。
をかけ転送処理が終了したことを知らせる（ステップ２
０）。
ステップ１４．１６でライト命令、リード命令のいずれ
でもないことを確認した場合には、何らの処理も実行す
ることなく、ステップ２０に移ってマスクＣＰＵ２１に
割込をかける。
でもないことを確認した場合には、何らの処理も実行す
ることなく、ステップ２０に移ってマスクＣＰＵ２１に
割込をかける。
また、スレーブＣＰＵ識別コードによって指定されてい
ないことを検出すると（ステップ１３でＮＯ）、スレー
ブＣＰＵ３１は、上述の処理のいずれも実行することな
く、ステップ２０に移ってマスタＣＰＵ２１に割込をか
ける。
ないことを検出すると（ステップ１３でＮＯ）、スレー
ブＣＰＵ３１は、上述の処理のいずれも実行することな
く、ステップ２０に移ってマスタＣＰＵ２１に割込をか
ける。
なお、ステップ１８でジャンプ指令があったときに先に
割込をかけ（ステップ２０）、その後プログラムを実行
する（ステップ１９）ようにしてもよい。
割込をかけ（ステップ２０）、その後プログラムを実行
する（ステップ１９）ようにしてもよい。
マスタＣＰＵ２１は、スレーブＣＰＵ３１からの割込に
よってデータ転送が終了したことを知る（ステップ３）
。
よってデータ転送が終了したことを知る（ステップ３）
。
これにより、マスタＣＰＵ２１の制御によってスレーブ
ＣＰＵ３１が内部メモリ３２と主メモリ２２との間のデ
ータ転送を主メモリ２２に対する直接メモリアクセス（
ＤＭＡ）で実行したことになる。
ＣＰＵ３１が内部メモリ３２と主メモリ２２との間のデ
ータ転送を主メモリ２２に対する直接メモリアクセス（
ＤＭＡ）で実行したことになる。
上記の例ではプログラムが転送データとなっているが、
他の各種のデータを主メモリ２２と内部メモリ３２との
間で転送することもできるのは言うまでもない。
他の各種のデータを主メモリ２２と内部メモリ３２との
間で転送することもできるのは言うまでもない。
以上詳細に説明したようにこの発明によれば、スレーブ
ＣＰＵにより主メモリが直接アクセスされ得るようにな
っているマスク・スレーブ・システムにおいて、主メモ
リにスレーブＣＰＵの内部メモリのアクセスを指令する
旨の命令内容を記憶し、スレーブＣＰＵはマスタＣＰＵ
からの起動により前記命令内容を取込み、取込んだ前記
命令にもとづいて前記主メモリをアクセスして前記主メ
モリおよび前記内部メモリ間のデータ転送をするので、
余分のデータバスやアドレスバス等を設ける必要がなく
、マスタＣＰＵがスレーブＣＰＵの内部メモリをアクセ
スして主メモリと内部メモリとの間のデータ転送を制御
したことになる。
ＣＰＵにより主メモリが直接アクセスされ得るようにな
っているマスク・スレーブ・システムにおいて、主メモ
リにスレーブＣＰＵの内部メモリのアクセスを指令する
旨の命令内容を記憶し、スレーブＣＰＵはマスタＣＰＵ
からの起動により前記命令内容を取込み、取込んだ前記
命令にもとづいて前記主メモリをアクセスして前記主メ
モリおよび前記内部メモリ間のデータ転送をするので、
余分のデータバスやアドレスバス等を設ける必要がなく
、マスタＣＰＵがスレーブＣＰＵの内部メモリをアクセ
スして主メモリと内部メモリとの間のデータ転送を制御
したことになる。
これにより、マスタＣＰＵの主メモリとスレーブＣＰＵ
の内部メモリとの間でデータの転送が可能となるので、
スレーブＣＰＵの内部メモリ（たとえばＰ・ＲＯＭ）の
内容チェックをマスタＣＰＵで行なうことができるよう
になる。
の内部メモリとの間でデータの転送が可能となるので、
スレーブＣＰＵの内部メモリ（たとえばＰ・ＲＯＭ）の
内容チェックをマスタＣＰＵで行なうことができるよう
になる。
またスレーブＣＰＵの内部メモリにないプログラム、た
とえばスレーブＣＰＵのハード・ウェアのチェック用プ
ログラム、スレーブＣＰＵの拡張プログラムなどを、マ
スタＣＰＵの管理する外部記憶装置からマスクＣＰＵに
読出し、さらにスレーブＣＰＵに転送することができる
。
とえばスレーブＣＰＵのハード・ウェアのチェック用プ
ログラム、スレーブＣＰＵの拡張プログラムなどを、マ
スタＣＰＵの管理する外部記憶装置からマスクＣＰＵに
読出し、さらにスレーブＣＰＵに転送することができる
。
そして、マスタＣＰＵがスレーブＣＰＵに対してリード
・ジャンプ命令を与えるとスレーブＣＰＵはその内部メ
モリに転送されたプログラムを実行するので、マスクＣ
ＰＵはスレーブＣＰＵのハード・ウェア・チェックなど
も行なえるようになる。
・ジャンプ命令を与えるとスレーブＣＰＵはその内部メ
モリに転送されたプログラムを実行するので、マスクＣ
ＰＵはスレーブＣＰＵのハード・ウェア・チェックなど
も行なえるようになる。
【図面の簡単な説明】
第１図は全体の構成を示すブロック図、第２図は主メモ
リと内部メモリの内容を示す図、第３図は命令コードの
フォーマットを示す図、第４図はマスクＣＰＵの処理手
順を示すフロー・チャート、第５図はスレーブＣＰＵの
処理手順を示すフロー・チャートである。 ２１・・・・・・マスク中央処理装置、２２・・・・・
・主メモリ、２３・・・・・・ＤＭＡ制御回路、３１・
・・・・・スレーブ中央処理装置、３２・・・・・・内
部メモリ、３３・・・・・・データ転送制御回路。
リと内部メモリの内容を示す図、第３図は命令コードの
フォーマットを示す図、第４図はマスクＣＰＵの処理手
順を示すフロー・チャート、第５図はスレーブＣＰＵの
処理手順を示すフロー・チャートである。 ２１・・・・・・マスク中央処理装置、２２・・・・・
・主メモリ、２３・・・・・・ＤＭＡ制御回路、３１・
・・・・・スレーブ中央処理装置、３２・・・・・・内
部メモリ、３３・・・・・・データ転送制御回路。
Claims (1)
- １ 主メモリを備えたマスク中央処理装置と、内部メモ
リを備え前記マスク中央処理装置によって制御される複
数台のスレーブ中央処理装置とからなり、前記主メモリ
が前記スレーブ中央処理装置によりアクセスされ得るマ
スク・スレーブ・システムにおいて、前記主メモリには
、前記スレーブ中央処理装置を起動した後前記スレーブ
中央処理装置によってリードさせる命令コードをセット
する第１のエリヤ、前記スレーブ中央処理装置の内部メ
モリに転送されるデータを記憶する第２のエリヤおよび
前記内部メモリから転送されたデータを記憶する第３の
エリヤがあり、前記内部メモリには、前記主メモリの第
２のエリヤから転送されたデータを記憶する第４のエリ
ヤおよび前記主メモリの第３のエリヤに転送すべきデー
タを記憶する第５のエリヤがあり、前記命令コードは、
前記主メモリの第２のエリヤから前記内部メモリの第４
のエリャヘデータ転送を指令するためのリード命令、前
記内部メモリの第５のエリヤから前記主メモリの第３の
エリャヘデータ転送を指令するためのライト命令、およ
び転送データがプログラムである場合に前記主メモリの
第２のエリヤから前記内部メモリの第４のエリヤへ前記
プログラムの転送を指令するとともに前記プログラムヘ
ジャンプすべきことを示すリード・ジャンプ命令のうち
のいずれか１つを含み、前記マスク中央処理装置は所定
の命令コードを前記主メモリの第１のエリヤにセットし
、前記スレーブ中央処理装置は、前記マスク中央処理装
置からの起動により前記命令コードを得、得た前記命令
コードにもとづいて前記主メモリをアクセスして前記主
メモリと前記内部メモリとの間のデータ転送を実行し、
前記命令コード中にリード・ジャンプ命令が含まれてい
た場合にはプログラム・データ転送終了後前記内部メモ
リ内の第４のエリヤに読込んだプログラムにジャンプし
そのプログラムを実行することを特徴とする、マスク・
スレーブ・システムにおけるデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55027027A JPS5835295B2 (ja) | 1980-03-03 | 1980-03-03 | マスタ・スレ−ブ・システムにおけるデ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55027027A JPS5835295B2 (ja) | 1980-03-03 | 1980-03-03 | マスタ・スレ−ブ・システムにおけるデ−タ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56123051A JPS56123051A (en) | 1981-09-26 |
| JPS5835295B2 true JPS5835295B2 (ja) | 1983-08-02 |
Family
ID=12209584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55027027A Expired JPS5835295B2 (ja) | 1980-03-03 | 1980-03-03 | マスタ・スレ−ブ・システムにおけるデ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5835295B2 (ja) |
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| JPS6269492A (ja) * | 1985-09-20 | 1987-03-30 | アルプス電気株式会社 | 薄膜ｅｌ表示素子 |
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| JPS63172361A (ja) * | 1987-01-12 | 1988-07-16 | Hitachi Ltd | マルチプロセツサシステムにおけるプロセツサ間通信方式 |
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-
1980
- 1980-03-03 JP JP55027027A patent/JPS5835295B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6231991A (ja) * | 1985-08-02 | 1987-02-10 | アルプス電気株式会社 | 分散形電場発光素子 |
| JPS6269492A (ja) * | 1985-09-20 | 1987-03-30 | アルプス電気株式会社 | 薄膜ｅｌ表示素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56123051A (en) | 1981-09-26 |
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