JPS5835976A - 絶縁ゲ−ト型電界効果半導体装置及びその製造方法 - Google Patents
絶縁ゲ−ト型電界効果半導体装置及びその製造方法Info
- Publication number
- JPS5835976A JPS5835976A JP56134088A JP13408881A JPS5835976A JP S5835976 A JPS5835976 A JP S5835976A JP 56134088 A JP56134088 A JP 56134088A JP 13408881 A JP13408881 A JP 13408881A JP S5835976 A JPS5835976 A JP S5835976A
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- JP
- Japan
- Prior art keywords
- layer
- gate electrode
- melting point
- gate
- point metal
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、Ｍ工８ ＩＦ Ｅ Ｔ （Ｍｅｔａｌ Ｉｎ
ｓｕｌＢｔＯｒ８ｅｍｉｃＯｎｄｕｃｔｏｒ Ｆｉｅｌ
ｄ １ｆｆｅｃｔ Ｔｒａｎｓｌｓｔｏｒ）會代表とす
る絶縁ゲート型電界効果牛導体装置、例えばメタルゲー
トのダイナミックＲＡＭ等のＭＩＢ型メモＩＩ 、及び
その製造方法に関するものである。 高集積度の高速ＭＩＥｉ型メモ＋１からなる半導体集積
回路装置（工Ｃ）においては、ゲート電極を多結晶シリ
コン（以下、ボＩ＋ ８１と記す）で形成している。と
ころが、史に高速化を図るために、ボＩＩ Ｑ ｌより
も抵抗率の低いゲート電極材料か望まれるか、こうした
材料としてポリ８１層（１層目）とｉｌｌ！ｌｌ１１！
ｌ１点金属層（２層目）との２層構造か考えられている
。この場合、ポリシリコン層は１１ンのドーピングによ
って低抵抗化嘔れており、また上層の高融点金属は例え
ばＭＯからなっている。 しかしながら、この積層、構造のゲート電極について本
発明者か検討を加えた結果、次のような問題点があるこ
とか判明した。即ち、このゲート電極を作成する工程で
は、まずボＩ＋ ８１７化学的気相成長技術（ｏｖｎ）
で形成した後、その上に高融点金属ｔスパッタＩ）ング
又はＣｖＤで仮着名ゼ、更に高融点金属層ｔ−Ｗｉ低抵
抗化するために高温で熱処理（アニール）した場合、高
融点金属層の形成時に七の中に取シ込まれ友酸素かボ１
１８１層と高融点金属層との界面に析出してしまう。こ
のために１ ボＩＩ ｇ １層−高融点金属層間の接触
抵抗か増大するので望ましくない。他方、上層の高融点
金属に代えてそのシリサイド、例えばＭｇ８１１
ｓｕｌＢｔＯｒ８ｅｍｉｃＯｎｄｕｃｔｏｒ Ｆｉｅｌ
ｄ １ｆｆｅｃｔ Ｔｒａｎｓｌｓｔｏｒ）會代表とす
る絶縁ゲート型電界効果牛導体装置、例えばメタルゲー
トのダイナミックＲＡＭ等のＭＩＢ型メモＩＩ 、及び
その製造方法に関するものである。 高集積度の高速ＭＩＥｉ型メモ＋１からなる半導体集積
回路装置（工Ｃ）においては、ゲート電極を多結晶シリ
コン（以下、ボＩ＋ ８１と記す）で形成している。と
ころが、史に高速化を図るために、ボＩＩ Ｑ ｌより
も抵抗率の低いゲート電極材料か望まれるか、こうした
材料としてポリ８１層（１層目）とｉｌｌ！ｌｌ１１！
ｌ１点金属層（２層目）との２層構造か考えられている
。この場合、ポリシリコン層は１１ンのドーピングによ
って低抵抗化嘔れており、また上層の高融点金属は例え
ばＭＯからなっている。 しかしながら、この積層、構造のゲート電極について本
発明者か検討を加えた結果、次のような問題点があるこ
とか判明した。即ち、このゲート電極を作成する工程で
は、まずボＩ＋ ８１７化学的気相成長技術（ｏｖｎ）
で形成した後、その上に高融点金属ｔスパッタＩ）ング
又はＣｖＤで仮着名ゼ、更に高融点金属層ｔ−Ｗｉ低抵
抗化するために高温で熱処理（アニール）した場合、高
融点金属層の形成時に七の中に取シ込まれ友酸素かボ１
１８１層と高融点金属層との界面に析出してしまう。こ
のために１ ボＩＩ ｇ １層−高融点金属層間の接触
抵抗か増大するので望ましくない。他方、上層の高融点
金属に代えてそのシリサイド、例えばＭｇ８１１
【用い
た場合には、上記の接触抵抗を減少嘔ぜるＣとか期待ち
れたが、ゲート電極又は配線としての電気抵抗は思った
程には下からないことか分った。いずれにしても、高融
点金属又は七の７１】サイドを上層、ポリ８１１１−下
層とする構造は１抵抗か充分には下がらず、アクセス時
間かそれ程短縮できないから、高速化の要求に応えるこ
とかできないものと言える。 従って、本発明の目的は、ゲート電極及びその配線の電
気抵抗ｒ充分に低下せしめて高速化を達。 成し、またセルファライン方式か適用可能なゲート構造
のデバイスを提供し、かつそうしたデバイスを再現性良
、く作成できる製造方法を提供することにある。 以下、本梶明會例えばダイナミックＲＡＭ用のＭ１８Ｆ
ＩＣＴに適用した実施例を図面について詳細に述べる。 填１図は、メモｌセルｒ構成するＶ工ＥＩＩＦＫＴｔ例
示するものである。Ｐ型シ・１１コン基板１の一主面Ｋ
ｓ択的に成長させたフィールドｓｔｏ１ｇ２によって各
素孕領むＳ分離嘔Ａ、１素子領域には後述のセルファラ
イン方式でＮ＋型ソース領域３及びドレイン領域４か形
成場れている。ここで注目すべきことは、ゲート酸化ｇ
５土に設けるゲート電極（及び七のゲート配＃ｊ）か１
層目のモリブデン層６と２層目のポリ８１層７との２層
構造からなっていることである。モリブデン層６はＣｖ
Ｄで犀名ｚｏｕｏＸ根度に形成もれたものであって、後
述の７ニールによる結晶化で低抵抗化されたものである
。を友Ｃのアニール時に、０ｖＤＫよる成長中に取込ま
れたＯ、が表面に析出して酸化物か薄く生成場れるか、
この酸化物はエツチングで既に充分に除去ちれている。 ボ１３８１層７もＣｖＤで厚さ２０００λ程ｆｊｌＫ形
成されていてよく、下地のキリプデン層６を保−してソ
ース及びドレイン領域用のイオン打込み時のマスタ作用
！＋−ｉしている。なお、図中、８はリンク１１ケート
ガラス腺、９はアルミニウム配綱である。 このようにゲー）１［１ｊｊ及びその配線（ワード線）
ｔボ１１Ｓ１−モＩＩプデンの２層構造で形成下れば、
下層のモ１１ブデン層會アニールして低抵抗化せしめ、
かつこのアニール時に七の表面に析出する酸゛
化物（Ｍｏｏｎ 、Ｍｏ５ｓ等）を予め除去した状態で
上層のボＩＩ ８１層を形成できるので、ボｌ＋８１−
モリブデン間の接触抵抗か充分に低いゲート構造、
とすぷことかできる。ポリＳ１層７の方もＣｖＤ後
に公知の１１ン処理ｔＩＭ丁ことによって低抵抗化でき
るから、全体としての配耐抵抗は渦足丁べきものト１に
シ、この種のメモＩＩ工ＯＸ％ＫＶＴ、ＢＸ會高運化す
ることが可能となる。 しかも、上層のポリＢ１層７はイオン打込み時のマスク
作用を有していて、モリブデン層６と同一パターンに加
工してゲート電極形状となせば、このゲート電極自体ｔ
マスクとしてイオン打込みｔ行ない、上記ソース及びド
レイン領域ｔセルファライン方式で形成できる。従って
、本実施例のゲート構造は、これまでのポリＢ１ゲート
における製造プーロセスｔそのまま適用でき、既存のプ
ロセスと互換性かある点で好都合なものである。なお、
モ１１プデン層６はＯＶＤで形成されるから、 ゛下
地のゲート酸化膜５との接着性か良好となってｂる。 次に、本実施例のメモリの製造方法を主として！１図ｏ
ｍｚｓｙｘｒ部に関し説明する。 まず！２Ａ図のように、Ｐ型シリコン基板１の゛−生主
面、窒化シリコン磯ｌｏｔマスクとする公知の選択酸化
技術によってフィールドＥ１１０ｍａｌｉｆ２を選択的
に成長名ぜる。 次すで１１２Ｂ図のように、マスク１０及び下地のｓｉ
ｏ、膜１１１ｒエツチングで除去した後に酸化性雰囲気
中での熱処理によりゲート酸化膜５を成長場せ、更にＯ
ＶＤで全面にモリブデン層６を被１する。そして、ＮＩ
中において１０００℃で３０分間、熱処ｇＪ（了ニール
）を行なうことにより、モリブデン層６’ｋｉｆ晶化ゼ
しめかつ低抵抗化せしめる。この際、ＯｖＤ＃にモリブ
デン層６中に取込まれたＯ雪かその表面に析出し、厚名
５０〜１００ム程度と薄す表面酸化膜（ＭｏＯ雪、１１
ｇｏ０１等）が生成する。 次いで第２０図のように、七の表面酸化膜１２の犀も分
だけＨ１系エッチャントで軽くエツチングする。これに
よって、モリブデン層６の表面の酸化モリブデンを充分
く除去する。 次いでｌｌＺＤ図のように、ＯｖＤで全面にポリ８１層
７を成長せしめる。このボ１）８１層７は低抵抗化のた
めに公知のＩＩン処理を行表ってよく、或いは０ＶＤＫ
よる成長時にリンを同時にト°−プして低抵抗ポリｓ１
として析出させたものでろつてもよい。ボＩＩ ８１層
７は、既に表面酸化膜が除去されたモ１）プデン層６上
に低温（５９０〜６００℃）で成長せしめられ、しかも
モ１）プデン層６のアニールか既に終了していることか
ら、両層６−７ＩｖＩの界面には酸素の析出（酸化膜の
生成）が何ら生じておらず、その接触抵抗は光分に低く
なっている。 次いで＃！２Ｅ図のように、公知のフォトエツチングに
よってボ１１８１層７、モ１１プデン層６２は１！同一
パターンに順次エツチングして、２層構造のゲート電極
及びその配置１ｉ１に形成する。 次すで１ｉ２Ｆ図のように、全面に砒素のイオンビーム
１３’ｌ（照射せしめ、ポリ８１層７及びフィールド８
１０１１ｊｓ２＠マスクとしてこれらの間のゲート酸化
１１１５？ｌ−逸してイオン打込み１行ない、シ１１コ
ン基板ＬＫｋｌ＋型ンース領域３及びドレイン領域４を
夫々選択的に形成する。これらの内領域はポリ８１層７
のマスク作用によってセルファライン方式で（自己整合
的Ｋ）形成される。従って、ポリ８１層７の保護作用で
モリブデン層６中を砒素イオンか突き抜けることがなく
、既存のセルファライン方式のイオン打込みプロセスと
の互換性を保つことができる。 次いで算２Ｇ図のように、ＯＶＤで全面にリンク１１ケ
ートガラス膜８を成長させ、更にこのガラス＄８及びゲ
ート酸化−５の所定箇所を公知のフォトエツチングで除
去し、コンタクトホール１４【形成する。 次いで、例えは公知の真空蒸５Ｉ技術で全面にアルミニ
ウムを付Ｍ４ゼ、これ【公知のフォトエツチングでパタ
ーニングしてｔｌｉＬ１図に示したアルミニウム配＠９
等髪形成する。 上記し穴ように、本実施例の製造プロセスによって、Ｒ
存のプロセスを実質的に変更することなく＃１１図のデ
バイスを再現性良く作成することができる。しかも、プ
ロセス中にモリブデン層表面の酸化膜ｔライトエツチン
グ後にボＩＩ Ｅｌ １層を設けている危め、それらの
接触抵抗七減らしてｖｂ８ＩメモリのｉＩＩ＋運動作を
確実に実現することかできる。 第３図は、本発明の１１２の実施例によるメモ１１の製
造方法を示すものである。 この例では、まず１１１３ム図のように、第２Ｂ図で形
成したゲート酸化１１４５に公知のフォトエツチングで
パターニングしてゲート位置のみに残し、更に上述した
と同様にモリブデン層６を形成する。 次いで第３Ｂ図のように、上述と同様にモリブデン層６
にアニールした後に表面に析出した酸化モリブデンをラ
イトエツチングで除去し、しかるｉ［０ｖＤでボ１１Ｂ
１層７１１−槓層ぜしめる０次いで＃３０図のように、
公知のフォトエツチングでポ１）Ｓ１層７１モ１）ブデ
ン層６を順次同一形状にパターニングし、ゲート電極及
び七の配置を形成でる。 次いで１１３Ｄ図のように、公知のイオン打込みによっ
て上述したと同様にＣ型ンース頓域３及びドＶ４７％域
＆’ｔセルフ了ライン方式で夫々形成する。なお、上記
酸化膜１５１１−形成しない場合には、公知の熱拡散で
ンース及びドレイン領域を形成してよい。 次いで５１１３１図のように、ＯｖＤで全面に１１ンシ
ｌケートガラス［８に形成し、更に公知のフォトエツチ
ングでコンタクトホール１４【形成する。 この後は、上述したと同様にアルミニウムを蒸酒し、各
アルミニウム配線にエツチングで加工する。 以上、本発明を例示したか、上述の実施例は本発明の技
術的思想に基いて更に変形か可能である。 例えば、ゲートの１層目のモリブデン酸に代えて他の高
融点金属、例えばタングステン、タンタル又はチタン層
を設けることかできる。また、上述のボｌｊ ８１−高
融点金属の積層構造は、ゲート電極と共に七の配線にも
採用ちれるのか望ましいか、ゲート電極のみに採用し、
配縁はアルミニウム等で形成することもできる。また、
上述のモ１）ブデン層はＯＶＤ以外にもスパッタリング
家形成してもよい。なお、本発明はダイナミックＲＡＭ
′にはじめ他のＭ工８型メモ１１、ｌ！［ｉｊｍ Ｉ
８型１：ＩシックＬ８工等の絶縁ゲート型電界効果牛導
体装置に広く適用可能である。 上述した如く、本発明によれは、少なくともゲート電極
において高融点金属層ｔ−１層目とし、その上に多結晶
シリコンを積層する構造としたので、高融点金属層のア
ニール後にその表面の酸化物を除去した後に多結晶シＩ
Ｉコン會積層でき、そのアニールによ松虫じる酸化物で
接触抵抗か増大するのｔ効果的に防止できるメタルゲー
ト會提供できる。従って、高速化の要求を光分［％足し
九絶縁ゲート型素子か得られる。しかも、１層目の高融
点金属層は耐イオン打込み性のある多結晶シリコン層で
保護されているから、この積層構造のゲートによってソ
ース及びドレイン領域ｔイオン打込みでセルファライン
方式で形成でき、既存の製造プロセスとの互換性？保持
できる。 また、上配槓層構造のゲートは、１層目の高融点金属層
の７二−ル後に表面の版化物ｔライトエツチングで除去
し、その上に多結晶シ１１コンｔ−［ぜることによって
作成しているから、高速化の除害となる上記酸化物″４
を確実に除去することかでき、再現性良く＾連デバイス
を作成できる。
た場合には、上記の接触抵抗を減少嘔ぜるＣとか期待ち
れたが、ゲート電極又は配線としての電気抵抗は思った
程には下からないことか分った。いずれにしても、高融
点金属又は七の７１】サイドを上層、ポリ８１１１−下
層とする構造は１抵抗か充分には下がらず、アクセス時
間かそれ程短縮できないから、高速化の要求に応えるこ
とかできないものと言える。 従って、本発明の目的は、ゲート電極及びその配線の電
気抵抗ｒ充分に低下せしめて高速化を達。 成し、またセルファライン方式か適用可能なゲート構造
のデバイスを提供し、かつそうしたデバイスを再現性良
、く作成できる製造方法を提供することにある。 以下、本梶明會例えばダイナミックＲＡＭ用のＭ１８Ｆ
ＩＣＴに適用した実施例を図面について詳細に述べる。 填１図は、メモｌセルｒ構成するＶ工ＥＩＩＦＫＴｔ例
示するものである。Ｐ型シ・１１コン基板１の一主面Ｋ
ｓ択的に成長させたフィールドｓｔｏ１ｇ２によって各
素孕領むＳ分離嘔Ａ、１素子領域には後述のセルファラ
イン方式でＮ＋型ソース領域３及びドレイン領域４か形
成場れている。ここで注目すべきことは、ゲート酸化ｇ
５土に設けるゲート電極（及び七のゲート配＃ｊ）か１
層目のモリブデン層６と２層目のポリ８１層７との２層
構造からなっていることである。モリブデン層６はＣｖ
Ｄで犀名ｚｏｕｏＸ根度に形成もれたものであって、後
述の７ニールによる結晶化で低抵抗化されたものである
。を友Ｃのアニール時に、０ｖＤＫよる成長中に取込ま
れたＯ、が表面に析出して酸化物か薄く生成場れるか、
この酸化物はエツチングで既に充分に除去ちれている。 ボ１３８１層７もＣｖＤで厚さ２０００λ程ｆｊｌＫ形
成されていてよく、下地のキリプデン層６を保−してソ
ース及びドレイン領域用のイオン打込み時のマスタ作用
！＋−ｉしている。なお、図中、８はリンク１１ケート
ガラス腺、９はアルミニウム配綱である。 このようにゲー）１［１ｊｊ及びその配線（ワード線）
ｔボ１１Ｓ１−モＩＩプデンの２層構造で形成下れば、
下層のモ１１ブデン層會アニールして低抵抗化せしめ、
かつこのアニール時に七の表面に析出する酸゛
化物（Ｍｏｏｎ 、Ｍｏ５ｓ等）を予め除去した状態で
上層のボＩＩ ８１層を形成できるので、ボｌ＋８１−
モリブデン間の接触抵抗か充分に低いゲート構造、
とすぷことかできる。ポリＳ１層７の方もＣｖＤ後
に公知の１１ン処理ｔＩＭ丁ことによって低抵抗化でき
るから、全体としての配耐抵抗は渦足丁べきものト１に
シ、この種のメモＩＩ工ＯＸ％ＫＶＴ、ＢＸ會高運化す
ることが可能となる。 しかも、上層のポリＢ１層７はイオン打込み時のマスク
作用を有していて、モリブデン層６と同一パターンに加
工してゲート電極形状となせば、このゲート電極自体ｔ
マスクとしてイオン打込みｔ行ない、上記ソース及びド
レイン領域ｔセルファライン方式で形成できる。従って
、本実施例のゲート構造は、これまでのポリＢ１ゲート
における製造プーロセスｔそのまま適用でき、既存のプ
ロセスと互換性かある点で好都合なものである。なお、
モ１１プデン層６はＯＶＤで形成されるから、 ゛下
地のゲート酸化膜５との接着性か良好となってｂる。 次に、本実施例のメモリの製造方法を主として！１図ｏ
ｍｚｓｙｘｒ部に関し説明する。 まず！２Ａ図のように、Ｐ型シリコン基板１の゛−生主
面、窒化シリコン磯ｌｏｔマスクとする公知の選択酸化
技術によってフィールドＥ１１０ｍａｌｉｆ２を選択的
に成長名ぜる。 次すで１１２Ｂ図のように、マスク１０及び下地のｓｉ
ｏ、膜１１１ｒエツチングで除去した後に酸化性雰囲気
中での熱処理によりゲート酸化膜５を成長場せ、更にＯ
ＶＤで全面にモリブデン層６を被１する。そして、ＮＩ
中において１０００℃で３０分間、熱処ｇＪ（了ニール
）を行なうことにより、モリブデン層６’ｋｉｆ晶化ゼ
しめかつ低抵抗化せしめる。この際、ＯｖＤ＃にモリブ
デン層６中に取込まれたＯ雪かその表面に析出し、厚名
５０〜１００ム程度と薄す表面酸化膜（ＭｏＯ雪、１１
ｇｏ０１等）が生成する。 次いで第２０図のように、七の表面酸化膜１２の犀も分
だけＨ１系エッチャントで軽くエツチングする。これに
よって、モリブデン層６の表面の酸化モリブデンを充分
く除去する。 次いでｌｌＺＤ図のように、ＯｖＤで全面にポリ８１層
７を成長せしめる。このボ１）８１層７は低抵抗化のた
めに公知のＩＩン処理を行表ってよく、或いは０ＶＤＫ
よる成長時にリンを同時にト°−プして低抵抗ポリｓ１
として析出させたものでろつてもよい。ボＩＩ ８１層
７は、既に表面酸化膜が除去されたモ１）プデン層６上
に低温（５９０〜６００℃）で成長せしめられ、しかも
モ１）プデン層６のアニールか既に終了していることか
ら、両層６−７ＩｖＩの界面には酸素の析出（酸化膜の
生成）が何ら生じておらず、その接触抵抗は光分に低く
なっている。 次いで＃！２Ｅ図のように、公知のフォトエツチングに
よってボ１１８１層７、モ１１プデン層６２は１！同一
パターンに順次エツチングして、２層構造のゲート電極
及びその配置１ｉ１に形成する。 次すで１ｉ２Ｆ図のように、全面に砒素のイオンビーム
１３’ｌ（照射せしめ、ポリ８１層７及びフィールド８
１０１１ｊｓ２＠マスクとしてこれらの間のゲート酸化
１１１５？ｌ−逸してイオン打込み１行ない、シ１１コ
ン基板ＬＫｋｌ＋型ンース領域３及びドレイン領域４を
夫々選択的に形成する。これらの内領域はポリ８１層７
のマスク作用によってセルファライン方式で（自己整合
的Ｋ）形成される。従って、ポリ８１層７の保護作用で
モリブデン層６中を砒素イオンか突き抜けることがなく
、既存のセルファライン方式のイオン打込みプロセスと
の互換性を保つことができる。 次いで算２Ｇ図のように、ＯＶＤで全面にリンク１１ケ
ートガラス膜８を成長させ、更にこのガラス＄８及びゲ
ート酸化−５の所定箇所を公知のフォトエツチングで除
去し、コンタクトホール１４【形成する。 次いで、例えは公知の真空蒸５Ｉ技術で全面にアルミニ
ウムを付Ｍ４ゼ、これ【公知のフォトエツチングでパタ
ーニングしてｔｌｉＬ１図に示したアルミニウム配＠９
等髪形成する。 上記し穴ように、本実施例の製造プロセスによって、Ｒ
存のプロセスを実質的に変更することなく＃１１図のデ
バイスを再現性良く作成することができる。しかも、プ
ロセス中にモリブデン層表面の酸化膜ｔライトエツチン
グ後にボＩＩ Ｅｌ １層を設けている危め、それらの
接触抵抗七減らしてｖｂ８ＩメモリのｉＩＩ＋運動作を
確実に実現することかできる。 第３図は、本発明の１１２の実施例によるメモ１１の製
造方法を示すものである。 この例では、まず１１１３ム図のように、第２Ｂ図で形
成したゲート酸化１１４５に公知のフォトエツチングで
パターニングしてゲート位置のみに残し、更に上述した
と同様にモリブデン層６を形成する。 次いで第３Ｂ図のように、上述と同様にモリブデン層６
にアニールした後に表面に析出した酸化モリブデンをラ
イトエツチングで除去し、しかるｉ［０ｖＤでボ１１Ｂ
１層７１１−槓層ぜしめる０次いで＃３０図のように、
公知のフォトエツチングでポ１）Ｓ１層７１モ１）ブデ
ン層６を順次同一形状にパターニングし、ゲート電極及
び七の配置を形成でる。 次いで１１３Ｄ図のように、公知のイオン打込みによっ
て上述したと同様にＣ型ンース頓域３及びドＶ４７％域
＆’ｔセルフ了ライン方式で夫々形成する。なお、上記
酸化膜１５１１−形成しない場合には、公知の熱拡散で
ンース及びドレイン領域を形成してよい。 次いで５１１３１図のように、ＯｖＤで全面に１１ンシ
ｌケートガラス［８に形成し、更に公知のフォトエツチ
ングでコンタクトホール１４【形成する。 この後は、上述したと同様にアルミニウムを蒸酒し、各
アルミニウム配線にエツチングで加工する。 以上、本発明を例示したか、上述の実施例は本発明の技
術的思想に基いて更に変形か可能である。 例えば、ゲートの１層目のモリブデン酸に代えて他の高
融点金属、例えばタングステン、タンタル又はチタン層
を設けることかできる。また、上述のボｌｊ ８１−高
融点金属の積層構造は、ゲート電極と共に七の配線にも
採用ちれるのか望ましいか、ゲート電極のみに採用し、
配縁はアルミニウム等で形成することもできる。また、
上述のモ１）ブデン層はＯＶＤ以外にもスパッタリング
家形成してもよい。なお、本発明はダイナミックＲＡＭ
′にはじめ他のＭ工８型メモ１１、ｌ！［ｉｊｍ Ｉ
８型１：ＩシックＬ８工等の絶縁ゲート型電界効果牛導
体装置に広く適用可能である。 上述した如く、本発明によれは、少なくともゲート電極
において高融点金属層ｔ−１層目とし、その上に多結晶
シリコンを積層する構造としたので、高融点金属層のア
ニール後にその表面の酸化物を除去した後に多結晶シＩ
Ｉコン會積層でき、そのアニールによ松虫じる酸化物で
接触抵抗か増大するのｔ効果的に防止できるメタルゲー
ト會提供できる。従って、高速化の要求を光分［％足し
九絶縁ゲート型素子か得られる。しかも、１層目の高融
点金属層は耐イオン打込み性のある多結晶シリコン層で
保護されているから、この積層構造のゲートによってソ
ース及びドレイン領域ｔイオン打込みでセルファライン
方式で形成でき、既存の製造プロセスとの互換性？保持
できる。 また、上配槓層構造のゲートは、１層目の高融点金属層
の７二−ル後に表面の版化物ｔライトエツチングで除去
し、その上に多結晶シ１１コンｔ−［ぜることによって
作成しているから、高速化の除害となる上記酸化物″４
を確実に除去することかでき、再現性良く＾連デバイス
を作成できる。
図面は本発明’（（ＭＩＳ型メモＩ＋ ［適用した実施
例を示すものであって、５ＩＬ１図はＩ！１の実施例に
よるメモ１１セル部の断面図、第２Ａ図〜＃２Ｇ図は七
の製造方法を工糧順に示す各ｗｒ面図、第３Ａ図〜第３
Ｅ図は第２の実施例によるメモ１ンセル部の製造方法を
工程順に示す各断面図である。 なお、図面に示した符号において、５はゲート酸化膜、
６はモリブデン酸、７はボ１１ Ｂ ｉ層、１２はモリ
ブデン酸化物である。 第 １ 図 第２Ａ図 第２５図 第２Ｃ図 第２Ｅ図 第２Ｆ図 第３Ａ図 第３Ｂ図 第３Ｄ図
例を示すものであって、５ＩＬ１図はＩ！１の実施例に
よるメモ１１セル部の断面図、第２Ａ図〜＃２Ｇ図は七
の製造方法を工糧順に示す各ｗｒ面図、第３Ａ図〜第３
Ｅ図は第２の実施例によるメモ１ンセル部の製造方法を
工程順に示す各断面図である。 なお、図面に示した符号において、５はゲート酸化膜、
６はモリブデン酸、７はボ１１ Ｂ ｉ層、１２はモリ
ブデン酸化物である。 第 １ 図 第２Ａ図 第２５図 第２Ｃ図 第２Ｅ図 第２Ｆ図 第３Ａ図 第３Ｂ図 第３Ｄ図
Claims (1)
- 【特許請求の範囲】 １、 ソース及びドレイン領域間に絶縁Ｍｋ介してゲー
ト電極が設けられている絶縁ゲート型電界効果牛導体装
置において、少なくとも前記ゲート電極か、高融点金属
からなる下層と多結晶シリコンからなる土層との積層構
造によって形成もれていることに’Ｓ徴とする装置。 λ 半導体基体上に絶縁Ｊ１ｇｔ−形成する工程と、こ
の絶縁膜上＃ＩＣａＩ＆融点金属層倉形成する工程と、
この高融点金属層上熱処理しｔ後にその表面全組くエツ
チングする工程と、このエツチング後に前記高融点金属
層上に多結晶シリコン層を積層する工程と、この多結晶
シリコン層及び前記高融点金属層を少なくともゲート電
極形状に夫々加工する工程と、この加工後に前記多Ｍ１
１＆シ１１コン層葡マスクとして前記半導体基体に所定
の不純物を選択的に導入すること（よってノース及びド
レイン領域を夫々形成する工程とｔ具備する絶縁ゲート
型電界効果半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56134088A JPS5835976A (ja) | 1981-08-28 | 1981-08-28 | 絶縁ゲ−ト型電界効果半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56134088A JPS5835976A (ja) | 1981-08-28 | 1981-08-28 | 絶縁ゲ−ト型電界効果半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5835976A true JPS5835976A (ja) | 1983-03-02 |
Family
ID=15120130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56134088A Pending JPS5835976A (ja) | 1981-08-28 | 1981-08-28 | 絶縁ゲ−ト型電界効果半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5835976A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04216027A (ja) * | 1990-12-14 | 1992-08-06 | Sekisui Chem Co Ltd | 射出成形金型 |
| WO2006061369A1 (en) * | 2004-12-06 | 2006-06-15 | Infineon Technologies Ag | Semiconductor device and method of manufacture thereof |
-
1981
- 1981-08-28 JP JP56134088A patent/JPS5835976A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04216027A (ja) * | 1990-12-14 | 1992-08-06 | Sekisui Chem Co Ltd | 射出成形金型 |
| WO2006061369A1 (en) * | 2004-12-06 | 2006-06-15 | Infineon Technologies Ag | Semiconductor device and method of manufacture thereof |
| US7291526B2 (en) | 2004-12-06 | 2007-11-06 | Infineon Technologies Ag | Semiconductor device and method of manufacture thereof |
| US7576399B2 (en) | 2004-12-06 | 2009-08-18 | Infineon Technologies Ag | Semiconductor device and method of manufacture thereof |
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