JPS627165A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS627165A JPS627165A JP60144732A JP14473285A JPS627165A JP S627165 A JPS627165 A JP S627165A JP 60144732 A JP60144732 A JP 60144732A JP 14473285 A JP14473285 A JP 14473285A JP S627165 A JPS627165 A JP S627165A
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon
- polycrystalline silicon
- region
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置の製造方法に係り、特に金属硅化
膜の形成方法に関する。
膜の形成方法に関する。
従来のゲート電極あるいは拡散層電極上へ自己製金的に
金属硅化物を形成する方法は、たとえば特開昭５９−９
９７７４号に記載のように、半導体基板全面に金属膜７
を被着した後（第３図（ａ））、熱処理等により金属膜
と基板硅素が接する面のみ反応を起こさせ金属硅化膜９
を形成している（第３図（ｂ））が、金属硅化膜形成に
必要な硅素を半導体基板１から得ているため、形成され
た金属硅化膜９は第３図（ｃ）に示すように半導体基板
１側に入り込み、接合深さが浅くかつ低抵抗の拡散層領
域を金属硅化膜下へ形成することは困難である。
金属硅化物を形成する方法は、たとえば特開昭５９−９
９７７４号に記載のように、半導体基板全面に金属膜７
を被着した後（第３図（ａ））、熱処理等により金属膜
と基板硅素が接する面のみ反応を起こさせ金属硅化膜９
を形成している（第３図（ｂ））が、金属硅化膜形成に
必要な硅素を半導体基板１から得ているため、形成され
た金属硅化膜９は第３図（ｃ）に示すように半導体基板
１側に入り込み、接合深さが浅くかつ低抵抗の拡散層領
域を金属硅化膜下へ形成することは困難である。
本発明の目的は、半導体基板内の拡散層の硅素の侵食が
少なく、その拡散層上へ自己整合的に金属硅化膜を形成
することにより、低抵抗でかつ接合深さの浅い拡散層を
提供することにある。
少なく、その拡散層上へ自己整合的に金属硅化膜を形成
することにより、低抵抗でかつ接合深さの浅い拡散層を
提供することにある。
上記目的を達成するために、本発明は半導体基板の侵食
が少なく拡散層領域上へ自己整合的に金属硅化膜を形成
できるよう、まず拡散層領域上へ高隔点金属膜を化学気
相成長法により選択的に被着した後１次いで非晶質ある
いは多結晶硅素をその上へ化学気相成長法等により堆積
させ、これで硅素等をイオン打込みにより注入し高隔点
金属膜と多結晶硅素を反応させ、その後余分な多結晶硅
素を除去することを特徴としている。
が少なく拡散層領域上へ自己整合的に金属硅化膜を形成
できるよう、まず拡散層領域上へ高隔点金属膜を化学気
相成長法により選択的に被着した後１次いで非晶質ある
いは多結晶硅素をその上へ化学気相成長法等により堆積
させ、これで硅素等をイオン打込みにより注入し高隔点
金属膜と多結晶硅素を反応させ、その後余分な多結晶硅
素を除去することを特徴としている。
以下、本発明の実施例を第１図及び第２図を用いて説明
する。
する。
本発明の第１の実施例を第１図に示す、まず、第１図（
ａ）に示すように、フィールド絶縁膜２で区画された能
動領域にゲート酸化膜３を熱酸化により形成しゲート電
極材料を被着（た後、パターンニングによりゲート電極
４を形成し１次いで化学気相成長（ＣＶＤ）法により二
酸化硅素膜を堆積させた後１反応性イオンエツチング（
ＲＩ Ｅ）により半導体基板１上を全面エツチングし、
ゲート電極４の側壁上に二酸化硅素膜５を残存させ、こ
れをマスクとし半導体基板１と逆導電型の不純物を形成
するような不純物を注入し拡散層領域６を作成した。こ
れに、第１図（ｂ）に示すように拡散層領域６上へＣＶ
Ｄ法によりタングステン膜７を選択的に厚さ４０ｎｍ程
度被着し、次いでその上へ非晶質や多結晶硅素膜８を温
度６００℃程度でＣＶＤ法やスパッタ方法により厚さｌ
ｏｏｎｍ被着する。次いで第１図（Ｃ）に示すように、
前記多結晶硅素８の上より硅素を加速電圧を１００〜１
５０ｋｅＶ、注入量はＩ Ｘ １０”〜Ｉ Ｘ １０’
″／ｌｉ程度イオン打込みにより注入し、多結晶硅素膜
８とタングステン膜７を反応させた後、温度６５０℃程
度で熱処理を行ないタングステン硅化膜９を形成する。
ａ）に示すように、フィールド絶縁膜２で区画された能
動領域にゲート酸化膜３を熱酸化により形成しゲート電
極材料を被着（た後、パターンニングによりゲート電極
４を形成し１次いで化学気相成長（ＣＶＤ）法により二
酸化硅素膜を堆積させた後１反応性イオンエツチング（
ＲＩ Ｅ）により半導体基板１上を全面エツチングし、
ゲート電極４の側壁上に二酸化硅素膜５を残存させ、こ
れをマスクとし半導体基板１と逆導電型の不純物を形成
するような不純物を注入し拡散層領域６を作成した。こ
れに、第１図（ｂ）に示すように拡散層領域６上へＣＶ
Ｄ法によりタングステン膜７を選択的に厚さ４０ｎｍ程
度被着し、次いでその上へ非晶質や多結晶硅素膜８を温
度６００℃程度でＣＶＤ法やスパッタ方法により厚さｌ
ｏｏｎｍ被着する。次いで第１図（Ｃ）に示すように、
前記多結晶硅素８の上より硅素を加速電圧を１００〜１
５０ｋｅＶ、注入量はＩ Ｘ １０”〜Ｉ Ｘ １０’
″／ｌｉ程度イオン打込みにより注入し、多結晶硅素膜
８とタングステン膜７を反応させた後、温度６５０℃程
度で熱処理を行ないタングステン硅化膜９を形成する。
次いで、絶縁膜２，５上に残った多結晶硅素膜８をヒド
ラジン溶液によって除去し、第１１１（ｄ）のように拡
散層領域６上のみにタングステン硅化膜９を残す。
ラジン溶液によって除去し、第１１１（ｄ）のように拡
散層領域６上のみにタングステン硅化膜９を残す。
これは、拡散層領域６を形成した後に、タングステン硅
化膜９を形成する実施例であり、次いで第２図を用い、
タングステン硅化膜９を形成した後、拡散層領域６を形
成する第２の実施例を説明する。
化膜９を形成する実施例であり、次いで第２図を用い、
タングステン硅化膜９を形成した後、拡散層領域６を形
成する第２の実施例を説明する。
第２図（ａ）は、フィールド絶縁膜２で区画された能動
領域にゲート酸化膜３を熱酸化により形成しゲート電極
材料を被着した後、パターンニングによりゲート電極４
を形成し、次いでＣＶＤ法により二酸化硅素膜を堆積さ
せた後、ＲＩＥにより半導体基板１上を全面エラチンブ
レゲート電極４の側壁だけに二酸化硅素膜５を残存させ
たＭＯＳ型半導体装置の断面図である。次いで第２図（
ｂ）に示すように、拡散層を形成すべき半導体基板１の
露出した領域上にのみタングステン膜７をＣＶＤ法によ
り厚さ４００人程度選択的に被着し、次いでその上へ多
結晶硅素膜８をＣＶＤ法により温度６００℃程度切雰囲
気で厚さ１０００人被着する０次いで第２図（、）に示
すように、前記多結晶硅素８の上より硅素を加速電圧１
００〜１５０ｋｅＶ、注入量ｘ Ｘ １０１１１〜Ｉ
Ｘ Ｉ Ｏ”／ｆｆｌ程度イオン打込みにより注入し、
多結晶硅素膜８とタングステン膜７を反応させた後、温
度６５０℃程度で熱処理を行ないタングステン硅化膜９
を形成する６次いで、絶縁膜２，５上に残った多結晶硅
素ｆｉ１８をヒドラジン溶液によって除去し、第２図（
ｄ）に示すように拡散層を形成すべき半導体基板１の露
出した領域にのみタングステンシリサイド膜９を残す。
領域にゲート酸化膜３を熱酸化により形成しゲート電極
材料を被着した後、パターンニングによりゲート電極４
を形成し、次いでＣＶＤ法により二酸化硅素膜を堆積さ
せた後、ＲＩＥにより半導体基板１上を全面エラチンブ
レゲート電極４の側壁だけに二酸化硅素膜５を残存させ
たＭＯＳ型半導体装置の断面図である。次いで第２図（
ｂ）に示すように、拡散層を形成すべき半導体基板１の
露出した領域上にのみタングステン膜７をＣＶＤ法によ
り厚さ４００人程度選択的に被着し、次いでその上へ多
結晶硅素膜８をＣＶＤ法により温度６００℃程度切雰囲
気で厚さ１０００人被着する０次いで第２図（、）に示
すように、前記多結晶硅素８の上より硅素を加速電圧１
００〜１５０ｋｅＶ、注入量ｘ Ｘ １０１１１〜Ｉ
Ｘ Ｉ Ｏ”／ｆｆｌ程度イオン打込みにより注入し、
多結晶硅素膜８とタングステン膜７を反応させた後、温
度６５０℃程度で熱処理を行ないタングステン硅化膜９
を形成する６次いで、絶縁膜２，５上に残った多結晶硅
素ｆｉ１８をヒドラジン溶液によって除去し、第２図（
ｄ）に示すように拡散層を形成すべき半導体基板１の露
出した領域にのみタングステンシリサイド膜９を残す。
ここで、第２図（、）において硅素をイオン打込みによ
って注入する代りにｎチャンネルＭＯＳ型半導体装置の
場合にはＡｓをｐチャンネルＭＯＳ型半導体装置の場合
にはＢ Ｆ ｚ をイオシ種として用いることもできる
。
って注入する代りにｎチャンネルＭＯＳ型半導体装置の
場合にはＡｓをｐチャンネルＭＯＳ型半導体装置の場合
にはＢ Ｆ ｚ をイオシ種として用いることもできる
。
次いで第２図（ｅ）に示すように、イオン打込みによっ
てタングステン硅化膜９中へ半導体基板１と逆導電型と
なるような不純物を注入し、温度９５０℃程度の熱処理
をほどこすことにより拡散層領域６を作成する。
てタングステン硅化膜９中へ半導体基板１と逆導電型と
なるような不純物を注入し、温度９５０℃程度の熱処理
をほどこすことにより拡散層領域６を作成する。
第４図は、第１の実施例あるいは第２の実施例を用いて
形成した、相補形ＭＯＳ形半導体装置の断面図である。
形成した、相補形ＭＯＳ形半導体装置の断面図である。
なお、本実施例では、金属をタングステンに限定して記
載したが、タングステンの代りにモリブデン及びチタニ
ウム等の金属を用いることも可能である。
載したが、タングステンの代りにモリブデン及びチタニ
ウム等の金属を用いることも可能である。
本発明によれば、拡散層電極のシート抵抗を１０Ω／口
程度にすることができ、かつ拡散層の接合深さを、ゲー
ト酸化膜と半導体基板との界面から０．１５μｍ以下に
することができ、浅い拡散層形成が必要な微細なＭＯＳ
トランジスタ及びそれを用いた大規模集積回路を実現す
る上で表常に有益である。
程度にすることができ、かつ拡散層の接合深さを、ゲー
ト酸化膜と半導体基板との界面から０．１５μｍ以下に
することができ、浅い拡散層形成が必要な微細なＭＯＳ
トランジスタ及びそれを用いた大規模集積回路を実現す
る上で表常に有益である。
第１図は本発明の第１の実施例を示す工程図、第２図は
本発明の第２の実施例を示す工程図、第３図は従来の製
造方法を示す工程図、第４図は本発明によって形成され
た相補形ＭＱＳ型半導体装置の断面構造の一例を示す図
である。 １・・・半導体基板、２・・・フィールド絶縁膜、３・
・・ゲート酸化膜、４・・・ゲート電極、５・・・二酸
化硅素膜、６・・・Ｎ４″型領域、７・・・タングステ
ン膜、８・・・多結晶硅素膜、９・・・タングステン硅
化膜、１０・・・Ｐ０冨 １ 図 冨Ｚ 図
本発明の第２の実施例を示す工程図、第３図は従来の製
造方法を示す工程図、第４図は本発明によって形成され
た相補形ＭＱＳ型半導体装置の断面構造の一例を示す図
である。 １・・・半導体基板、２・・・フィールド絶縁膜、３・
・・ゲート酸化膜、４・・・ゲート電極、５・・・二酸
化硅素膜、６・・・Ｎ４″型領域、７・・・タングステ
ン膜、８・・・多結晶硅素膜、９・・・タングステン硅
化膜、１０・・・Ｐ０冨 １ 図 冨Ｚ 図
Claims (1)
- 【特許請求の範囲】 １、フィールド絶縁膜によつて区画された能動領域の所
定の位置に、少なくともゲート絶縁膜と側壁の絶縁膜と
が設けられたゲート電極を形成し、該ゲート電極をマス
クとし半導体基板と逆の導電型拡散層を形成する工程と
、該拡散造領域上に選択的に高隔点金属膜を被着し該高
隔点金属膜上に非晶質あるいは多結晶の硅素膜を被着す
る工程と、該非晶質あるいは多結晶の硅素膜へ硅素をイ
オン打込みにより注入し該金属膜と反応させ熱処理によ
り金属硅化膜を形成する工程と、絶縁膜上の非晶質ある
いは多結晶硅素を除去する工程を含むことを特徴とする
半導体装置の製造方法。 ２、ＭＯＳ型半導体装置の製造方法において、フィール
ド絶縁膜によつて区画された能動領域の所定の位置に、
少なくともゲート絶縁膜と側壁の絶縁膜とが設けられた
ゲート電極を形成する工程と、該能動領域の拡散層を形
成する領域にのみ高隔点金属膜を選択的に被着し、次い
で該高隔点金属上へ非晶質または多結晶の硅素を被着し
た後、硅素をイオン打込みにより注入し該高隔点金属と
反応させ熱処理を行ない金属硅化膜を形成する工程と、
絶縁膜上の該非晶質または多結晶硅素膜を除去する工程
と、次いで該金属硅化膜へ半導体基板と逆導電型拡散層
を形成するような不純物を注入し、熱処理により該不純
物を半導体基板側へ拡散させ拡散層を形成することを含
む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60144732A JPH0831598B2 (ja) | 1985-07-03 | 1985-07-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60144732A JPH0831598B2 (ja) | 1985-07-03 | 1985-07-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS627165A true JPS627165A (ja) | 1987-01-14 |
| JPH0831598B2 JPH0831598B2 (ja) | 1996-03-27 |
Family
ID=15369045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60144732A Expired - Fee Related JPH0831598B2 (ja) | 1985-07-03 | 1985-07-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831598B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63299377A (ja) * | 1987-05-29 | 1988-12-06 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS63307726A (ja) * | 1987-06-09 | 1988-12-15 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH01298768A (ja) * | 1988-05-27 | 1989-12-01 | Sony Corp | Ｍｉｓトランジスタの製造方法 |
| JPH0661254A (ja) * | 1992-08-07 | 1994-03-04 | Toshiba Corp | 半導体装置の製造方法 |
| WO1995006329A1 (fr) * | 1993-08-20 | 1995-03-02 | Tadahiro Ohmi | Dispositif a semi-conducteur et fabrication |
| JP2002203810A (ja) * | 2000-12-28 | 2002-07-19 | Tokyo Electron Ltd | 半導体装置の製造方法および半導体装置ならびに半導体装置の製造装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5459077A (en) * | 1977-10-20 | 1979-05-12 | Agency Of Ind Science & Technol | Manufacture of semiconductor device |
| JPS58147151A (ja) * | 1982-02-26 | 1983-09-01 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61230373A (ja) * | 1985-04-05 | 1986-10-14 | Seiko Epson Corp | 半導体装置の製造方法 |
-
1985
- 1985-07-03 JP JP60144732A patent/JPH0831598B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5459077A (en) * | 1977-10-20 | 1979-05-12 | Agency Of Ind Science & Technol | Manufacture of semiconductor device |
| JPS58147151A (ja) * | 1982-02-26 | 1983-09-01 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61230373A (ja) * | 1985-04-05 | 1986-10-14 | Seiko Epson Corp | 半導体装置の製造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63299377A (ja) * | 1987-05-29 | 1988-12-06 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS63307726A (ja) * | 1987-06-09 | 1988-12-15 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH01298768A (ja) * | 1988-05-27 | 1989-12-01 | Sony Corp | Ｍｉｓトランジスタの製造方法 |
| JPH0661254A (ja) * | 1992-08-07 | 1994-03-04 | Toshiba Corp | 半導体装置の製造方法 |
| WO1995006329A1 (fr) * | 1993-08-20 | 1995-03-02 | Tadahiro Ohmi | Dispositif a semi-conducteur et fabrication |
| JP2002203810A (ja) * | 2000-12-28 | 2002-07-19 | Tokyo Electron Ltd | 半導体装置の製造方法および半導体装置ならびに半導体装置の製造装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0831598B2 (ja) | 1996-03-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2857006B2 (ja) | Ｍｏｓ集積回路上の自己整列珪化コバルト | |
| JP3153587B2 (ja) | 半導体基板上にドープされたポリサイド層を製造する方法 | |
| JPS61230362A (ja) | チタニウム珪化物ゲート電極および相互接続の製作方法 | |
| JPH01500550A (ja) | 自己整合性ｍｅｓｆｅｔの製造方法 | |
| JPH0412612B2 (ja) | ||
| JPS60254766A (ja) | ゲート電極およびｃｍｏｓ集積回路の製造方法 | |
| US5496779A (en) | Method for fabricating a self-aligned T-gate metal semiconductor field effect transistor | |
| JPH0653168A (ja) | チタニウムシリサイドコンタクト製造方法 | |
| JPS627165A (ja) | 半導体装置の製造方法 | |
| KR100289372B1 (ko) | 폴리사이드 형성방법 | |
| JPH0519979B2 (ja) | ||
| JPH1064898A (ja) | 半導体装置の製造方法 | |
| JP3196241B2 (ja) | 半導体装置の製造方法 | |
| JPH04196442A (ja) | 半導体装置の製造方法 | |
| US6365471B1 (en) | Method for producing PMOS devices | |
| JP2001203346A (ja) | 半導体装置の製造方法 | |
| KR20000050300A (ko) | 반도체 장치의 오믹 콘택 형성 방법 | |
| KR100356817B1 (ko) | 반도체장치의 콘택 형성방법 | |
| KR100340868B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| JPS5892265A (ja) | 半導体装置の製造方法 | |
| KR950001153B1 (ko) | 반도체 장치의 제조방법 | |
| JP2636787B2 (ja) | 半導体装置の製造方法 | |
| JPS63299377A (ja) | 半導体装置の製造方法 | |
| JP2712230B2 (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPS60110163A (ja) | Ｍｏｓ型トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |