JPS5836052A - 並列デ−タ伝送方式 - Google Patents
並列デ−タ伝送方式Info
- Publication number
- JPS5836052A JPS5836052A JP13369981A JP13369981A JPS5836052A JP S5836052 A JPS5836052 A JP S5836052A JP 13369981 A JP13369981 A JP 13369981A JP 13369981 A JP13369981 A JP 13369981A JP S5836052 A JPS5836052 A JP S5836052A
- Authority
- JP
- Japan
- Prior art keywords
- data
- speed data
- low
- speed
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/14—Channel dividing arrangements, i.e. in which a single bit stream is divided between several baseband channels and reassembled at the receiver
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明ｋｉ〜」速データをｌ／ｍビットに分離し、分離
されたｎｌケの低速データは夫々に対応したｍり゛の低
速データ伝送路を並列伝送し、受信側で前１１２１ ／
’ ”ビットに分離されたｍヶのデータを合成して該篩
速データに変換して万る酊二列データ伝送力式に臥１″
ｔ。
されたｎｌケの低速データは夫々に対応したｍり゛の低
速データ伝送路を並列伝送し、受信側で前１１２１ ／
’ ”ビットに分離されたｍヶのデータを合成して該篩
速データに変換して万る酊二列データ伝送力式に臥１″
ｔ。
近年情報伝送の発錦と共に、一般電話回線にも各柚のデ
ータ伝送が取シ入れらｉするようになシ、データ速度も
高速のものが請求される傾向にある。
ータ伝送が取シ入れらｉするようになシ、データ速度も
高速のものが請求される傾向にある。
篩速データｉｌＪ：簡速データ伝送路を使用しなければ
一般には伝送出来ない。しかし高速データを複叙個の低
速データに分離し、これを山数の伝送路 。
一般には伝送出来ない。しかし高速データを複叙個の低
速データに分離し、これを山数の伝送路 。
を用いて並列伝送し、受信側で分９ｉｉｉされた各低速
データ間の位相遅れｆ補償すれば、ｊ４’ｊｌ記低速デ
ータより１扁連データを合成することがＣＩＴ ＊巨と
なる０本発明は以上の点Ｋｍみなされたもので、高速デ
ータｆｌ／Ｉｎビットの低速データに分：ｆ＋ｌ＋ Ｌ
、、ｍヶの低速データ伝送路に並列伝送し、受信側で該
ｍヶの低速データより高速データを合成する新μＬな並
列データ伝送方式を提供するものである。
データ間の位相遅れｆ補償すれば、ｊ４’ｊｌ記低速デ
ータより１扁連データを合成することがＣＩＴ ＊巨と
なる０本発明は以上の点Ｋｍみなされたもので、高速デ
ータｆｌ／Ｉｎビットの低速データに分：ｆ＋ｌ＋ Ｌ
、、ｍヶの低速データ伝送路に並列伝送し、受信側で該
ｍヶの低速データより高速データを合成する新μＬな並
列データ伝送方式を提供するものである。
この目的のため本発明は、高速データをｌ／ｍビット分
離回路に入力し、該分離回路にて、該高速データはｍヶ
の出力端子に順次繰返し出力さ力。
離回路に入力し、該分離回路にて、該高速データはｍヶ
の出力端子に順次繰返し出力さ力。
該ｍヶに分ｉｉｉ＊ｔされたｉｌ ｌ ／ ｒｒｌビッ
トの低速データの夫々はフレーム同期＠号付与回路に入
力さｔｌ、フレーム同期信号が伺与さね、該付与さｉ″
またデータはｍヶの並列伝送路を介して夫々ＩＩＣｔ４
応したｍヶのメモリ回路に入力され、該メモリ回路の出
力は夫々に対応したｍヶのフレーム検出回路に入力され
、該ｍヶの検出回路の検出（Ｍ−ＳはＡＮＤゲートに入
力され、該ＡＮＤゲートの出力は核ｍヶの検出回路と前
記ｎ〕ヶのメモリ回路に入力され、該メモリ回路よりｌ
／ｍビットの低速データｆ読み出し、該読み出されたｌ
／ｍビットの低速デー・りはフレーム同期信号が該検出
回路で除去・さｔ１高速データ合成回路九入力されてな
る並列データ伝送方式である＠ 以下、本発明を第１図の★施例に基づいて説明するＯ と、高速データ（２）は分離回路３でｌ ／ Ｉｎビッ
トに分離される。−例としてｍ＝５とした場合について
述べる。
トの低速データの夫々はフレーム同期＠号付与回路に入
力さｔｌ、フレーム同期信号が伺与さね、該付与さｉ″
またデータはｍヶの並列伝送路を介して夫々ＩＩＣｔ４
応したｍヶのメモリ回路に入力され、該メモリ回路の出
力は夫々に対応したｍヶのフレーム検出回路に入力され
、該ｍヶの検出回路の検出（Ｍ−ＳはＡＮＤゲートに入
力され、該ＡＮＤゲートの出力は核ｍヶの検出回路と前
記ｎ〕ヶのメモリ回路に入力され、該メモリ回路よりｌ
／ｍビットの低速データｆ読み出し、該読み出されたｌ
／ｍビットの低速デー・りはフレーム同期信号が該検出
回路で除去・さｔ１高速データ合成回路九入力されてな
る並列データ伝送方式である＠ 以下、本発明を第１図の★施例に基づいて説明するＯ と、高速データ（２）は分離回路３でｌ ／ Ｉｎビッ
トに分離される。−例としてｍ＝５とした場合について
述べる。
入力された高速データ（２）は接触子４が高速データの
クロックパルスに同期して接点５〜９を矢印の方向に回
転させると、＠２図（３）〜（７）に示される１１５ビ
ツトに分離された低速データＣ以下分離データと配す）
（３）〜（７）が整形される。こわらの分離データ（３
）〜（７）はフレーム同期信号付与回路１０で、フレー
ム同期信号Ｆが伺与され、第３図に示す如き（３）′〜
（７）′の分離データとなる。データ（３Ｙ−（７）
’は夫々に対応した伝送路１１−１〜１１−５を介して
データ端末１２に入力される。
クロックパルスに同期して接点５〜９を矢印の方向に回
転させると、＠２図（３）〜（７）に示される１１５ビ
ツトに分離された低速データＣ以下分離データと配す）
（３）〜（７）が整形される。こわらの分離データ（３
）〜（７）はフレーム同期信号付与回路１０で、フレー
ム同期信号Ｆが伺与され、第３図に示す如き（３）′〜
（７）′の分離データとなる。データ（３Ｙ−（７）
’は夫々に対応した伝送路１１−１〜１１−５を介して
データ端末１２に入力される。
入力された分離データ（３） ’−（７） ’はメモリ
１３−１〜１３−５に記憶され、先頭のフレーム信号が
読み出され、７１／−ム検出回路１４−１〜１４−５に
て各分離データ（３）′〜（７）′のフレーム信号Ｆが
３− 検出さ＃、、ＡＮＤゲート１５に人力される。各フレー
ム信号Ｆが時間的に一致すると、ＡＮＤゲート１５より
ルベルの信号が出力され、該ルベルは各フレーム検出回
路１４−１〜１４−５に入力される。
１３−１〜１３−５に記憶され、先頭のフレーム信号が
読み出され、７１／−ム検出回路１４−１〜１４−５に
て各分離データ（３）′〜（７）′のフレーム信号Ｆが
３− 検出さ＃、、ＡＮＤゲート１５に人力される。各フレー
ム信号Ｆが時間的に一致すると、ＡＮＤゲート１５より
ルベルの信号が出力され、該ルベルは各フレーム検出回
路１４−１〜１４−５に入力される。
各フレーム化＋ｊＦが時間的に一致していない場合（Ａ
ＮＤゲート出力がＯレベルの場合）Ｋは、それら・合一
致させるために各フレーム検出回路での読み出しタイｉ
ングを順次シフトシてゆき全てのフレーム信号Ｆを時間
的に一致させる◇こわによりフレーム検出回路１４−１
〜１４−５の制御信号ａでメモリ回路１３−１〜１３−
５より一斉に夫々分離データ（３）〜（７）が出力され
、核出力はフレーム検出回路１４−１〜１４−５にてフ
レーム同期信号が除去され、分離データ（３）〜（７）
のみが該検出回路１４−１〜１４−５出力される０該出
力され光分離データ（３）〜（７）は合成回路１６に人
力さ珪高速データ（２）に整形される。
ＮＤゲート出力がＯレベルの場合）Ｋは、それら・合一
致させるために各フレーム検出回路での読み出しタイｉ
ングを順次シフトシてゆき全てのフレーム信号Ｆを時間
的に一致させる◇こわによりフレーム検出回路１４−１
〜１４−５の制御信号ａでメモリ回路１３−１〜１３−
５より一斉に夫々分離データ（３）〜（７）が出力され
、核出力はフレーム検出回路１４−１〜１４−５にてフ
レーム同期信号が除去され、分離データ（３）〜（７）
のみが該検出回路１４−１〜１４−５出力される０該出
力され光分離データ（３）〜（７）は合成回路１６に人
力さ珪高速データ（２）に整形される。
以上本発明によればＩｎケ低速データ伝送路な用４−
出来る。
鎮１図は本発明の′＃施例、第２図は分離されたデータ
、記３図はフレーム同期信号が付与されたデータを示す
。 図中、１はデータ端局、２１ｄ入力端子、３は分離回路
、４は揉触端子、５，６，７，８，９け接点、１０はフ
レーム同期信号付与回路、１１．−１〜１１−５は伝送
路、１２はデータ端末、１３−１〜１３−５はメモリ回
路、１４−１〜１４−５はフレーム検出回路、１５はＡ
Ｎ Ｄゲート、１６け合成回路を示す・
、記３図はフレーム同期信号が付与されたデータを示す
。 図中、１はデータ端局、２１ｄ入力端子、３は分離回路
、４は揉触端子、５，６，７，８，９け接点、１０はフ
レーム同期信号付与回路、１１．−１〜１１−５は伝送
路、１２はデータ端末、１３−１〜１３−５はメモリ回
路、１４−１〜１４−５はフレーム検出回路、１５はＡ
Ｎ Ｄゲート、１６け合成回路を示す・
Claims (1)
- 高速データ伝送方式において、高速データをＩＡビット
分離回路に入力し、該分離回路にて、該高速データはＩ
ｎケの出力端子にｌ１ｌｌｉ１次繰返し出力され、該ｍ
ヶに分離さね、た該１／ｍビットの低速データの夫々は
フレーム同期信号付与（ロ）路に入力され、フレーム同
期信号が付与され、該付与されたデータはｍヶの並列伝
送路を介して夫々に対応したｍヶのメモリ回路に入力さ
れ、核メモリ回路の出力は夫々に対応したｍヶのフレー
ム検出回路に人力され、該ｍヶの検出回路の検出ＯＪ＠
はＡＮＤゲートに入力され、該ＡＮＤゲートの出力は該
ｍヶの検出回路と前記ｍヶのメモリ回路に入力され、該
メモリ回路よシ１７ｍ ピットの低速データを読み出し
、該読み出さねた１／ｍビットの低速データは該検出回
路にてフレーム同期イ♂号が除去され、高速データ合成
回路に入力されることを特徴とした並列データ伝送方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13369981A JPS5836052A (ja) | 1981-08-26 | 1981-08-26 | 並列デ−タ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13369981A JPS5836052A (ja) | 1981-08-26 | 1981-08-26 | 並列デ−タ伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5836052A true JPS5836052A (ja) | 1983-03-02 |
Family
ID=15110813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13369981A Pending JPS5836052A (ja) | 1981-08-26 | 1981-08-26 | 並列デ−タ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5836052A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2649563A1 (fr) * | 1989-07-10 | 1991-01-11 | Alcatel Transmission | Systeme de remise en phase de trains binaires avant combinaison |
| US5426644A (en) * | 1991-09-12 | 1995-06-20 | Fujitsu Limited | Parallel code transmission method and apparatus of the same |
| WO1997047155A1 (de) * | 1996-05-30 | 1997-12-11 | Siemens Aktiengesellschaft | Verfahren zum übertragen von daten zwischen einer sendestation und einer dieser zugeordneten empfangsstation |
| WO2005011221A1 (de) * | 2003-07-10 | 2005-02-03 | Freecom Technologies Gmbh | Verfahren und vorrichtung zur optimierten ansteuerung eines leistungsfähigen externen peripheriegerätes über standardisierte schnittstellen eines personalcomputers |
| KR100719190B1 (ko) * | 1999-10-20 | 2007-05-16 | 타이콤 코포레이션 | 자동식 드릴날 재연마 및 확인 시스템 |
-
1981
- 1981-08-26 JP JP13369981A patent/JPS5836052A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2649563A1 (fr) * | 1989-07-10 | 1991-01-11 | Alcatel Transmission | Systeme de remise en phase de trains binaires avant combinaison |
| US5426644A (en) * | 1991-09-12 | 1995-06-20 | Fujitsu Limited | Parallel code transmission method and apparatus of the same |
| WO1997047155A1 (de) * | 1996-05-30 | 1997-12-11 | Siemens Aktiengesellschaft | Verfahren zum übertragen von daten zwischen einer sendestation und einer dieser zugeordneten empfangsstation |
| KR100719190B1 (ko) * | 1999-10-20 | 2007-05-16 | 타이콤 코포레이션 | 자동식 드릴날 재연마 및 확인 시스템 |
| WO2005011221A1 (de) * | 2003-07-10 | 2005-02-03 | Freecom Technologies Gmbh | Verfahren und vorrichtung zur optimierten ansteuerung eines leistungsfähigen externen peripheriegerätes über standardisierte schnittstellen eines personalcomputers |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5940747A (ja) | 直列デ−タ通信リンク用のインタ−フエイス | |
| JPS5836052A (ja) | 並列デ−タ伝送方式 | |
| JP2786170B2 (ja) | フレームデータ変換回路 | |
| JP2009200535A (ja) | シリアルデータ伝送装置 | |
| JPS63169150A (ja) | デ−タ送信回路 | |
| JPS61240726A (ja) | メモリ回路装置 | |
| JP2735513B2 (ja) | 多重化変復調装置 | |
| JP2946863B2 (ja) | パリティ計数回路 | |
| JPH09172424A (ja) | データハイウェイ用信号速度変換回路 | |
| JPS61101142A (ja) | デ−タ保護回路 | |
| SU711569A1 (ru) | Устройство дл выделени кода | |
| JPH04119738A (ja) | フレーム同期回路 | |
| JPS60194848A (ja) | フレ−ム同期形成回路 | |
| JPS58221535A (ja) | シリアルデ−タ伝送装置 | |
| JPH0758945B2 (ja) | 多重データ分離・フォーマット変換方式 | |
| JPH0715426A (ja) | データ伝送システムならびにこのシステムで用いられるデータ送信回路およびデータ受信回路 | |
| JPH02127900A (ja) | 信号変換回路 | |
| KR930012510A (ko) | 선박 자동화 제어용 통신모듈 | |
| JPH0149067B2 (ja) | ||
| JPH06216893A (ja) | シリアルデータ伝送回路 | |
| JPS5938864A (ja) | 計測デ−タの記録位置コ−ド化信号発生回路およびその検索システム | |
| JPH06237247A (ja) | データ伝送方式 | |
| JPH0230256A (ja) | 双方向シリアル通信方式 | |
| JPS62278895A (ja) | 回線設定方式 | |
| JPS6057750A (ja) | 非同期転送方式 |