JPH0758945B2 - 多重データ分離・フォーマット変換方式 - Google Patents
多重データ分離・フォーマット変換方式Info
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- JPH0758945B2 JPH0758945B2 JP1025674A JP2567489A JPH0758945B2 JP H0758945 B2 JPH0758945 B2 JP H0758945B2 JP 1025674 A JP1025674 A JP 1025674A JP 2567489 A JP2567489 A JP 2567489A JP H0758945 B2 JPH0758945 B2 JP H0758945B2
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- 238000006243 chemical reaction Methods 0.000 title claims description 20
- 238000000034 method Methods 0.000 title claims description 6
- 238000000926 separation method Methods 0.000 title description 16
- 230000003111 delayed effect Effects 0.000 claims description 2
- 230000001934 delay Effects 0.000 description 4
- 102100036808 Carboxylesterase 3 Human genes 0.000 description 3
- 101000851624 Homo sapiens Carboxylesterase 3 Proteins 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
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- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はディジタル信号が多重化された多重信号の分離
及びフォーマット変換を行う多重データ分離・フォーマ
ット変換方式に関する。
及びフォーマット変換を行う多重データ分離・フォーマ
ット変換方式に関する。
（従来の技術） 従来，多重信号をディジタル信号（ディジタルデータ）
に分離・フォーマット変換する場合，エラスティックス
トアメモリ（以下単にE.S.という）が用いられている。
に分離・フォーマット変換する場合，エラスティックス
トアメモリ（以下単にE.S.という）が用いられている。
例えば，第４図多重入力データ（207）を分離・フォー
マット変換して出力データ（208）〜（210）を生成する
場合，第３図に示す分離・フォーマット変換回路が用い
られている。この分離・フォーマット変換回路はE.S.31
〜33,Dフリップフロップ34〜36,及び制御パルス発生回
路（PG）37を備えており，データ入力端子38から多重入
力データ（207）がE.S.31〜33に与えられる。各E.S.31
〜33への書き込み及び各E.S.からの読み出しは制御パル
ス発生回路37からの書き込み信号及び読み出し信号によ
って制御される。この制御パルス発生回路37からの書き
込み信号及び読み出し信号によってE.S.31〜33からはそ
れぞれ第４図に示す出力データ（201）〜（203）が出力
される。
マット変換して出力データ（208）〜（210）を生成する
場合，第３図に示す分離・フォーマット変換回路が用い
られている。この分離・フォーマット変換回路はE.S.31
〜33,Dフリップフロップ34〜36,及び制御パルス発生回
路（PG）37を備えており，データ入力端子38から多重入
力データ（207）がE.S.31〜33に与えられる。各E.S.31
〜33への書き込み及び各E.S.からの読み出しは制御パル
ス発生回路37からの書き込み信号及び読み出し信号によ
って制御される。この制御パルス発生回路37からの書き
込み信号及び読み出し信号によってE.S.31〜33からはそ
れぞれ第４図に示す出力データ（201）〜（203）が出力
される。
Ｄフリップフロップ34〜36には第４図に示す出力用クロ
ックが与えられ，これによってＤフリップフロップ34〜
36はそれぞれ出力データ（208）〜（210）をデータ出力
端子39〜41に出力する。
ックが与えられ，これによってＤフリップフロップ34〜
36はそれぞれ出力データ（208）〜（210）をデータ出力
端子39〜41に出力する。
このように，従来，多重信号をディジタル信号に分離・
フォーマット変換する場合，複数のE.S.を用いて，制御
パルス発生回路によってE.S.に対する書き込み，読み出
し信号を制御することによって，分離・フォーマット変
換を行っている。
フォーマット変換する場合，複数のE.S.を用いて，制御
パルス発生回路によってE.S.に対する書き込み，読み出
し信号を制御することによって，分離・フォーマット変
換を行っている。
（発明が解決しようとする問題点） ところが，上述した多重データ分離・フォーマット変換
方式では，複数のE.S.を用いなければならないから実装
面積が大きくなり，しかもコストが高くなるという問題
点がある。
方式では，複数のE.S.を用いなければならないから実装
面積が大きくなり，しかもコストが高くなるという問題
点がある。
本発明の目的は実装面積が小さく，コストダウンを達成
できる多重データ分離・フォーマット変換方式を提供す
ることにある。
できる多重データ分離・フォーマット変換方式を提供す
ることにある。
（問題点を解決するための手段） 本発明によれば,N（Ｎは２以上の整数）のディジタルデ
ータが時分割多重された多重データを前記Ｎ個のディジ
タルデータに分離・フォーマット変換するために用いら
れ，前記多重データを記憶するメモリー手段と，該メモ
リー手段に接続され，互いに異なる遅延量を有するＮ個
の遅延手段と，該Ｎ個の遅延手段に接続されたＮ個のＤ
フリップフロップと，少なくとも前記メモリ手段及び前
記Ｄフリップフロップを制御する制御手段とを有し，該
制御手段によって予め定められた読み出し速度で前記多
重データが読み出されて前記Ｎ個の遅延手段に与えら
れ，前記各遅延手段から互いに異なる遅延多重データを
出力して，前記Ｄフリップフロップを前記予め定められ
た読み出し速度の1/Nの速度で駆動するようにしたこと
を特徴とする多重データ分離・フォーマット変換方式が
得られる。
ータが時分割多重された多重データを前記Ｎ個のディジ
タルデータに分離・フォーマット変換するために用いら
れ，前記多重データを記憶するメモリー手段と，該メモ
リー手段に接続され，互いに異なる遅延量を有するＮ個
の遅延手段と，該Ｎ個の遅延手段に接続されたＮ個のＤ
フリップフロップと，少なくとも前記メモリ手段及び前
記Ｄフリップフロップを制御する制御手段とを有し，該
制御手段によって予め定められた読み出し速度で前記多
重データが読み出されて前記Ｎ個の遅延手段に与えら
れ，前記各遅延手段から互いに異なる遅延多重データを
出力して，前記Ｄフリップフロップを前記予め定められ
た読み出し速度の1/Nの速度で駆動するようにしたこと
を特徴とする多重データ分離・フォーマット変換方式が
得られる。
（実施例） 次に本発明について実施例によって説明する。
第１図を参照して，本発明に用いられる多重データ分離
・フォーマット変換回路は１個のE.S.11と２個の遅延回
路12及び13と,3個のＤフリップフロップ14,15及び16
と，制御パルス発生回路17とを備えている。データ入力
端子18はE.S.11のデータ入力端に接続され,E.S.11の出
力端は遅延回路12及び13とＤフリップフロップ16のＤ入
力端に接続されている。遅延回路12及び13の出力はそれ
ぞれＤフリップフロップ14及び15のＤ入力端に接続さ
れ,Dフリップフロップ14,15,及び16の出力が変換後の出
力としてデータ出力端子19,20,及び21に出力される。
・フォーマット変換回路は１個のE.S.11と２個の遅延回
路12及び13と,3個のＤフリップフロップ14,15及び16
と，制御パルス発生回路17とを備えている。データ入力
端子18はE.S.11のデータ入力端に接続され,E.S.11の出
力端は遅延回路12及び13とＤフリップフロップ16のＤ入
力端に接続されている。遅延回路12及び13の出力はそれ
ぞれＤフリップフロップ14及び15のＤ入力端に接続さ
れ,Dフリップフロップ14,15,及び16の出力が変換後の出
力としてデータ出力端子19,20,及び21に出力される。
ところで，遅延回路12は入力データを２ビット遅延させ
て出力し，遅延回路13は入力データを１ビット遅延させ
て出力する。一方,E.S.11の出力端は遅延回路12及び13
に接続されるとともに直接Ｄフリップフロップ16に接続
されているが,0ビット遅延の遅延回路を介してＤフリッ
プフロップ16に接続されているとしてよい。
て出力し，遅延回路13は入力データを１ビット遅延させ
て出力する。一方,E.S.11の出力端は遅延回路12及び13
に接続されるとともに直接Ｄフリップフロップ16に接続
されているが,0ビット遅延の遅延回路を介してＤフリッ
プフロップ16に接続されているとしてよい。
次に，第２図も参照して本発明による多重データ分離・
フォーマット変換方式の動作について説明する。
フォーマット変換方式の動作について説明する。
入力端子18から入力される多重データの速度に合わせて
制御パルス発生部（P.G.）17は書き込みクロック等制御
信号をE.S.11に送出する。E.S.11にはこの書き込みクロ
ックに基づいて多重データのデータ部分だけが書き込ま
れる。なお，入力データ（多重データ）は第２図に入力
データ（108）で示すように３多重されたデータである
とする。つまり,3個のディジタルデータが時分割多重さ
れている。
制御パルス発生部（P.G.）17は書き込みクロック等制御
信号をE.S.11に送出する。E.S.11にはこの書き込みクロ
ックに基づいて多重データのデータ部分だけが書き込ま
れる。なお，入力データ（多重データ）は第２図に入力
データ（108）で示すように３多重されたデータである
とする。つまり,3個のディジタルデータが時分割多重さ
れている。
次に，制御パルス発生部17は書き込みクロックに独立し
た読み出しクロック等の制御信号をE.S.11に送出する。
E.S.11からはこの読み出しクロックに基づいて多重デー
タ（データ部）が順次読み出される。つまり，第２図に
示すES出力データ（ａ）がE.S.11から送出される。
た読み出しクロック等の制御信号をE.S.11に送出する。
E.S.11からはこの読み出しクロックに基づいて多重デー
タ（データ部）が順次読み出される。つまり，第２図に
示すES出力データ（ａ）がE.S.11から送出される。
制御パルス発生部17は遅延回路12及び13に遅延用クロッ
ク（第２図に示す）を送出しており，遅延回路12はこの
遅延用クロックに基づいてES出力データ（ａ）を２ビッ
ト遅延させて,2ビット遅延回路出力（ｂ）（第２図に示
す）として送出する。同様にして，遅延回路13は遅延用
クロックに基づいてES出力データを１ビット遅延させ
て,1ビット遅延回路出力（図示せず）として送出する。
ク（第２図に示す）を送出しており，遅延回路12はこの
遅延用クロックに基づいてES出力データ（ａ）を２ビッ
ト遅延させて,2ビット遅延回路出力（ｂ）（第２図に示
す）として送出する。同様にして，遅延回路13は遅延用
クロックに基づいてES出力データを１ビット遅延させ
て,1ビット遅延回路出力（図示せず）として送出する。
これら２ビット遅延回路出力（ｂ）,1ビット遅延回路出
力，及びES出力データ（ａ）はそれぞれＤフリップフロ
ップ14,15,及び16に与えられる。制御パルス発生部17か
らＤフリップフロップ14,15,及び16に対して読み出しク
ロックの1/3の速度の出力用クロック（第２図に示す）
が与えられており，各Ｄフリップフロップ14,15,及び16
はこの出力用クロックによって動作する。このように，
各Ｄフリップフロップ14,15,及び16は読み出しクロック
の1/3の速度の出力用クロックで動作するから,2ビット
遅延回路出力（ｂ）が与えられるＤフリップフロップ14
では,2ビット遅延回路出力（ｂ）のA,D及びＧをこの順
で選択する。この際，フォーマット変換も行われて（出
力用クロックは読み出しクロックの1/3の速度であるか
ら）出力データ（109）として出力される。
力，及びES出力データ（ａ）はそれぞれＤフリップフロ
ップ14,15,及び16に与えられる。制御パルス発生部17か
らＤフリップフロップ14,15,及び16に対して読み出しク
ロックの1/3の速度の出力用クロック（第２図に示す）
が与えられており，各Ｄフリップフロップ14,15,及び16
はこの出力用クロックによって動作する。このように，
各Ｄフリップフロップ14,15,及び16は読み出しクロック
の1/3の速度の出力用クロックで動作するから,2ビット
遅延回路出力（ｂ）が与えられるＤフリップフロップ14
では,2ビット遅延回路出力（ｂ）のA,D及びＧをこの順
で選択する。この際，フォーマット変換も行われて（出
力用クロックは読み出しクロックの1/3の速度であるか
ら）出力データ（109）として出力される。
同様にして,Dフリップフロップ15は出力データ（110）
を出力し,Dフリップフロップ16は出力データ（111）を
出力する。
を出力し,Dフリップフロップ16は出力データ（111）を
出力する。
（発明の効果） 以上説明したように本発明では回路構成として論理素子
を用い,1つのE.S.を用いて多重データの分離・フォーマ
ット変換ができるため，従来のように複数のE.S.を用い
た多重データの分離・フォーマット変換に比べて実装面
積とコストを削減することができる。
を用い,1つのE.S.を用いて多重データの分離・フォーマ
ット変換ができるため，従来のように複数のE.S.を用い
た多重データの分離・フォーマット変換に比べて実装面
積とコストを削減することができる。
第１図は本発明に係わる多重データ分離・フォーマット
変換方式の一実施例を示す構成図，第２図は第１図に示
す多重データ分離・フォーマット変換方式の動作を説明
するためのタイムチャート，第３図は従来の多重データ
分離・フォーマット変換方式の構成図，第４図は第３図
に示す多重データ分離・フォーマット変換方式の動作を
説明するためのタイムチャートである。 11……エラスティックストアメモリ（E.S.）,12……２
ビット遅延回路,13……１ビット遅延回路,14,15,16……
Ｄフリップフロップ,17……制御信号発生回路（P.G.）,
18……データ入力端子,19,20,21……データ出力端子。
変換方式の一実施例を示す構成図，第２図は第１図に示
す多重データ分離・フォーマット変換方式の動作を説明
するためのタイムチャート，第３図は従来の多重データ
分離・フォーマット変換方式の構成図，第４図は第３図
に示す多重データ分離・フォーマット変換方式の動作を
説明するためのタイムチャートである。 11……エラスティックストアメモリ（E.S.）,12……２
ビット遅延回路,13……１ビット遅延回路,14,15,16……
Ｄフリップフロップ,17……制御信号発生回路（P.G.）,
18……データ入力端子,19,20,21……データ出力端子。
Claims (1)
- 【請求項１】Ｎ（Ｎは２以上の整数）のディジタルデー
タが時分割多重された多重データを前記Ｎ個のディジタ
ルデータに分離・フォーマット変換するために用いら
れ，前記多重データを記憶するメモリー手段と，該メモ
リー手段に接続され，互いに異なる遅延量を有するＮ個
の遅延手段と，該Ｎ個の遅延手段に接続されたＮ個のＤ
フリップフロップと，少なくとも前記メモリ手段及び前
記Ｄフリップフロップを制御する制御手段とを有し，該
制御手段によって予め定められた読み出し速度で前記多
重データが読み出されて前記Ｎ個の遅延手段に与えら
れ，前記各遅延手段から互いに異なる遅延多重データを
出力して，前記Ｄフリップフロップを前記予め定められ
た読み出し速度の1/Nの速度で駆動するようにしたこと
を特徴とする多重データ分離・フォーマット変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1025674A JPH0758945B2 (ja) | 1989-02-06 | 1989-02-06 | 多重データ分離・フォーマット変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1025674A JPH0758945B2 (ja) | 1989-02-06 | 1989-02-06 | 多重データ分離・フォーマット変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02206240A JPH02206240A (ja) | 1990-08-16 |
| JPH0758945B2 true JPH0758945B2 (ja) | 1995-06-21 |
Family
ID=12172329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1025674A Expired - Lifetime JPH0758945B2 (ja) | 1989-02-06 | 1989-02-06 | 多重データ分離・フォーマット変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758945B2 (ja) |
-
1989
- 1989-02-06 JP JP1025674A patent/JPH0758945B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02206240A (ja) | 1990-08-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080621 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090621 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090621 Year of fee payment: 14 |