JPS5836501B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS5836501B2 JPS5836501B2 JP52038762A JP3876277A JPS5836501B2 JP S5836501 B2 JPS5836501 B2 JP S5836501B2 JP 52038762 A JP52038762 A JP 52038762A JP 3876277 A JP3876277 A JP 3876277A JP S5836501 B2 JPS5836501 B2 JP S5836501B2
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- load
- semiconductor integrated
- circuit device
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は半導体集積回路装置に係り、特にたとえばＭ
Ｉ Ｓ （ Ｍｅｔａｌ − Ｉｎｓｕｌａｔｏｒ
− Ｓ ｉｌｉｃｏｎ ）形素子をいわゆるマスタース
ライス方式によって形成したような半導体集積回路装置
に関する。
Ｉ Ｓ （ Ｍｅｔａｌ − Ｉｎｓｕｌａｔｏｒ
− Ｓ ｉｌｉｃｏｎ ）形素子をいわゆるマスタース
ライス方式によって形成したような半導体集積回路装置
に関する。
通常、集積回路は、複数個のパターンマスクを？い、そ
れぞれのマスクに対応するマスク合わせ工程を経て製造
される。
れぞれのマスクに対応するマスク合わせ工程を経て製造
される。
通常のバイポーラ方式の集積回路を例にとれば、その工
程はＮ形埋込層の形成、分離拡散、ベース拡散、エミッ
タ拡散、コンタクトホールの作成、金属配線の形成およ
びガラスコートの７工程であり、それぞれに対応した７
種類のマスクを必要とする。
程はＮ形埋込層の形成、分離拡散、ベース拡散、エミッ
タ拡散、コンタクトホールの作成、金属配線の形成およ
びガラスコートの７工程であり、それぞれに対応した７
種類のマスクを必要とする。
従って、マスク製造時間およびウエハ製造時間も使用マ
スク数に応じて長くなる。
スク数に応じて長くなる。
かかる点を改良する手法として提案されているマスター
スライス方式は、予め各集積回路間で共通となる標準セ
ルをマトリックス状に配列しておき、金属配線とコンタ
クトホールもしくはいずれか一方のみのマスクを各集積
回路毎に製作して集積回路を構成しようとするものであ
る。
スライス方式は、予め各集積回路間で共通となる標準セ
ルをマトリックス状に配列しておき、金属配線とコンタ
クトホールもしくはいずれか一方のみのマスクを各集積
回路毎に製作して集積回路を構成しようとするものであ
る。
従って、この方式によれば、Ｎ形埋込層，分離拡散，ベ
ース拡散，工ツタ拡散，ガラスコートのマスクは異なる
集積回路間で共通に使えるとともに、ウエハもエミッタ
拡散工程１では回路が異なるにもかかわらず共通に製造
することができる。
ース拡散，工ツタ拡散，ガラスコートのマスクは異なる
集積回路間で共通に使えるとともに、ウエハもエミッタ
拡散工程１では回路が異なるにもかかわらず共通に製造
することができる。
すなわち、マスタースライス方式によれば、回路構成の
相異なる集積回路を完成するには、各回路独自の金属配
線およびコンタクトホール工程を追加するだけでよく、
このことによってマスク製造時間，ウエハ製造時間が大
幅に短縮される。
相異なる集積回路を完成するには、各回路独自の金属配
線およびコンタクトホール工程を追加するだけでよく、
このことによってマスク製造時間，ウエハ製造時間が大
幅に短縮される。
以上のように、マスタースライス方式は大きな特長を有
するが、各セル間を接続する配線の長さが長くなること
、当該集積回路にとっては余分のセルを配置しておかな
ければならないことなどのため、通常の集積回路に比し
て集積密度が低下することなどの欠点を有する。
するが、各セル間を接続する配線の長さが長くなること
、当該集積回路にとっては余分のセルを配置しておかな
ければならないことなどのため、通常の集積回路に比し
て集積密度が低下することなどの欠点を有する。
従来、マスタースライス方式によう構成された集積回路
はチップ内部の論理ゲート数が比較的少くてもよかった
こと、高速動作が可能であることなどの理由で、バイポ
ーラ方式が主流であった。
はチップ内部の論理ゲート数が比較的少くてもよかった
こと、高速動作が可能であることなどの理由で、バイポ
ーラ方式が主流であった。
しかしながら、昨今は、■チップに内蔵されるゲート数
が多ク、シかもより高速な大規模集積回路の実現が望捷
れているが、マスタースライス方式によるバイポーラ形
高速犬規模集積回路を実現することは、バイポーラ形素
子のもつ大消費電力という面からのみならず、集積密度
という面からも困難を極める。
が多ク、シかもより高速な大規模集積回路の実現が望捷
れているが、マスタースライス方式によるバイポーラ形
高速犬規模集積回路を実現することは、バイポーラ形素
子のもつ大消費電力という面からのみならず、集積密度
という面からも困難を極める。
これに対して、ＭＩＳ形素子を用いてマスタースライス
方式で高速大規模集積回路を実現しようとする試みがな
されている。
方式で高速大規模集積回路を実現しようとする試みがな
されている。
ＭＩＳ形大規模集積回路は、バイポーラ形大規模集積回
路に比し、ゲート当りの伝播遅延時間が大きいという欠
点を有するが、集積密度が高く、消費電力が小さいなど
の大きな利点を有している。
路に比し、ゲート当りの伝播遅延時間が大きいという欠
点を有するが、集積密度が高く、消費電力が小さいなど
の大きな利点を有している。
さらに、ＭＩＳ形素子の伝播遅延時間が大きいという欠
点については最近ではファインパターン技術，ショート
チャンネル化技術が進歩し、なかにはパイポーラ素子を
上まわる性能のＭＩＳ形素子の報告も多数なされている
。
点については最近ではファインパターン技術，ショート
チャンネル化技術が進歩し、なかにはパイポーラ素子を
上まわる性能のＭＩＳ形素子の報告も多数なされている
。
以上の点から考えて、マスタースライス方式によるＭＩ
Ｓ形高速大規模集積回路は非常に有望である。
Ｓ形高速大規模集積回路は非常に有望である。
しかしながら、マスタースライス方式の場合、１つの標
準セルが各種論理ゲートとして使用されるために、標準
セルの負荷トランジスタ特性が可変でないときは、ゲー
トの入出力伝達特性が劣化して雑音余裕度の低下をもた
らすことがおこう得る。
準セルが各種論理ゲートとして使用されるために、標準
セルの負荷トランジスタ特性が可変でないときは、ゲー
トの入出力伝達特性が劣化して雑音余裕度の低下をもた
らすことがおこう得る。
第１図ａはこの発明の背景となるインバータの等価回路
であり、第１図ｂは２人力ＮＡＮＤゲートの等価回路を
示し、※印はデプレション形トランジスタを示す。
であり、第１図ｂは２人力ＮＡＮＤゲートの等価回路を
示し、※印はデプレション形トランジスタを示す。
負荷トランジスタＴＬＩ および駆動トシンジスタＴＤ
Ｉのサイズがそれぞれ、インバータとＮＡＮＤゲートと
で等しいとき、その出力特性は、第１図Ｃに示すとおジ
なる。
Ｉのサイズがそれぞれ、インバータとＮＡＮＤゲートと
で等しいとき、その出力特性は、第１図Ｃに示すとおジ
なる。
ここで点線で示した曲線■は負荷トランジスタＴＬＩの
特性に対応し、実線で示した曲線Ｌ ｎ，Ｉｎは駆動ト
ランジスタＴＤＩの特性に対応する。
特性に対応し、実線で示した曲線Ｌ ｎ，Ｉｎは駆動ト
ランジスタＴＤＩの特性に対応する。
１た、２人力ＮＡＮＤゲートの駆動トランジスタＴＤＩ
は、方の入力を高（ 「Ｈ」 ）レベルに固定して他
方の■ｉｎを「Ｈ」レベルと低（「Ｌ」 ）レベルニ変
エたものを示してある。
は、方の入力を高（ 「Ｈ」 ）レベルに固定して他
方の■ｉｎを「Ｈ」レベルと低（「Ｌ」 ）レベルニ変
エたものを示してある。
周知のとおり、２人力ＮＡＮＤゲート（第１図ｂ）の場
合は、駆動トランジスタＴＤＩが２個直列に接続される
ためにコンダクタンスが低下し、インバータ（第１図ａ
）の駆動トランジスタＴＤＩ に比べて出力電流は小さ
なものになっている。
合は、駆動トランジスタＴＤＩが２個直列に接続される
ためにコンダクタンスが低下し、インバータ（第１図ａ
）の駆動トランジスタＴＤＩ に比べて出力電流は小さ
なものになっている。
壕た、負荷トランジスタ特性曲線■と駆動トランジスタ
特性曲線Ｉ，ｎ，ＩＩＩとの交点Ａ，Ｂ，０は、各ゲー
トにおける動作点を表わす。
特性曲線Ｉ，ｎ，ＩＩＩとの交点Ａ，Ｂ，０は、各ゲー
トにおける動作点を表わす。
すなわち、交点ＡおよびＢはそれぞれ人力Ｖｉｎが「Ｈ
」レベルのときのインバータおよびＮＡＮＤゲートの動
作点を示し、交点Ｃは入力Ｖｉｎが「Ｌ」レベルのとき
のインバータおよびＮＡＮＤゲートの動作点を示すこと
になる。
」レベルのときのインバータおよびＮＡＮＤゲートの動
作点を示し、交点Ｃは入力Ｖｉｎが「Ｌ」レベルのとき
のインバータおよびＮＡＮＤゲートの動作点を示すこと
になる。
従って、入力ＶｉｎがｒＨＪレベルのときのＮＡＮＤゲ
ートの出力電圧は同様のインバータの出力電圧に比べて
高くなる。
ートの出力電圧は同様のインバータの出力電圧に比べて
高くなる。
従って、このような動作点の変動により、ゲートの入出
力伝達特性を悪くシ、雑音余裕度の低下をもたらすこと
になる。
力伝達特性を悪くシ、雑音余裕度の低下をもたらすこと
になる。
そこで、マスタースライス方式をＭＩＳ形高速大規模集
積回路に適用するに当って、異なるゲート構成のセルに
対してほマ同一の入出力伝達特性をもたせる必要がある
。
積回路に適用するに当って、異なるゲート構成のセルに
対してほマ同一の入出力伝達特性をもたせる必要がある
。
また、ランダムロジックを構成する場合には、標準セル
内で同一の入出力伝達特性を持っていても配置，配線に
よって各ゲートの遅延時間に差異を生じ、計算機などの
論理設計に当って問題になる。
内で同一の入出力伝達特性を持っていても配置，配線に
よって各ゲートの遅延時間に差異を生じ、計算機などの
論理設計に当って問題になる。
従って、各ゲートの遅延時間を必要に応じて変化させ同
一ゲートへ入る信号を時間的に一致させてやる必要も生
じる。
一ゲートへ入る信号を時間的に一致させてやる必要も生
じる。
この発明は以上の点に鑑みてなされたもので、各ゲート
（インバータも１人力のゲートと考える）の負荷トラン
ジスタの特性を段階的に変えて、入出力伝達特性、遅延
時間を容易に調整できるマスタースライス方式のＭＩＳ
形半導体集積回路を提供せんとするものである。
（インバータも１人力のゲートと考える）の負荷トラン
ジスタの特性を段階的に変えて、入出力伝達特性、遅延
時間を容易に調整できるマスタースライス方式のＭＩＳ
形半導体集積回路を提供せんとするものである。
すなわち、ゲートを構成する駆動トランジスタのコンダ
クタンスに応じて、負荷トランジスタのコンダクタンス
を調整することによって、各ゲートの出力レベルをほＹ
一致させることができる。
クタンスに応じて、負荷トランジスタのコンダクタンス
を調整することによって、各ゲートの出力レベルをほＹ
一致させることができる。
第２図はこの発明の一実施例を示すパターンレイアウト
図である。
図である。
この実施例では、駆動トランジスタが４個の場合につい
て説明する。
て説明する。
ここで、１，２，３．４はそれぞれ負荷トランジスタ（
ＴＬ１，ＴＬ２，ＴＬ３，ＴＬ４と呼ぶ）部であり、５
，６，７．８はそれぞれ駆動トランジスタ（ＴＤ，，Ｔ
Ｄ６，ＴＤ７，ＴＤ８と呼ぶ）領域である。
ＴＬ１，ＴＬ２，ＴＬ３，ＴＬ４と呼ぶ）部であり、５
，６，７．８はそれぞれ駆動トランジスタ（ＴＤ，，Ｔ
Ｄ６，ＴＤ７，ＴＤ８と呼ぶ）領域である。
１た、９，１０，１１，１２はそれぞれ駆動トランジス
タＴＤ，，ＴＤ６，ＴＤ７，ＴＤ８の入力端子、１３は
出力端子、１４は電源端子、１５は接地端子である。
タＴＤ，，ＴＤ６，ＴＤ７，ＴＤ８の入力端子、１３は
出力端子、１４は電源端子、１５は接地端子である。
前記各負荷トランジスタＴＬ１，ＴＬ２，ＴＬ３，ＴＬ
４の各ドレイン端子２０，２１，２２，２３と前記電源
端子１４に接続される、各電源接続端子１６，１７，１
８，１９との接続個数を変えることによってこの負荷ト
ランジスタ部の特性を変えることができる。
４の各ドレイン端子２０，２１，２２，２３と前記電源
端子１４に接続される、各電源接続端子１６，１７，１
８，１９との接続個数を変えることによってこの負荷ト
ランジスタ部の特性を変えることができる。
なお、接続端子２ ４， ２５２６，２７，２８，２９
は第２図に示した標準セルを各種ゲートとして用いる場
合に所望の接続結線をするためのものである。
は第２図に示した標準セルを各種ゲートとして用いる場
合に所望の接続結線をするためのものである。
この実施例では、図示のように負荷トランジスタＴＬ１
，ＴＬ２，ＴＬ３，ＴＬ４のゲート幅をｌ：２：４：８
に選んであるので、これらを適当に並列接続することに
よって、負荷トランジスタのコンダクタンスを１５段階
に変化させることができる，この標準セルをインバータ
として使用する場合には、負荷トランジスタＴＬ３ と
ＴＬ， とを並列に接続、すなわち端子１８と２２と
、および１９と２３とをそれぞれ接続し、駆動トランジ
スタはＴＤρみが使用される。
，ＴＬ２，ＴＬ３，ＴＬ４のゲート幅をｌ：２：４：８
に選んであるので、これらを適当に並列接続することに
よって、負荷トランジスタのコンダクタンスを１５段階
に変化させることができる，この標準セルをインバータ
として使用する場合には、負荷トランジスタＴＬ３ と
ＴＬ， とを並列に接続、すなわち端子１８と２２と
、および１９と２３とをそれぞれ接続し、駆動トランジ
スタはＴＤρみが使用される。
２ＮＡＮＤとして使用する場合には、負荷トラン．ジス
タＴＬ２ とＴＬ３ とを並列に接続、すなわち端子１
７と２１と、および１８と２２とをそれぞれ接続し、駆
動トランジスタはＴＤ，とＴＤ６ とを直列に接続され
たものが使用される。
タＴＬ２ とＴＬ３ とを並列に接続、すなわち端子１
７と２１と、および１８と２２とをそれぞれ接続し、駆
動トランジスタはＴＤ，とＴＤ６ とを直列に接続され
たものが使用される。
３ＮＡＮＤとして使用する場合には、負荷トランジスタ
はＴＬ３ のみを使用し、駆動トランジスタはＴＤ，，
ＴＤ６，ＴＤ７を直列に接続されたものが使用される。
はＴＬ３ のみを使用し、駆動トランジスタはＴＤ，，
ＴＤ６，ＴＤ７を直列に接続されたものが使用される。
４ＮＡＮＤとして使用する場合には、負荷トランジスタ
ＴＬ，とＴＬ２ とを並列に接続、すなわち端子１６と
２０と、および１７と２１とをそれぞれ接続し、駆動ト
ランジスタはＴＤ，ｔ ＴＤ，？ＴＤ７１ＴＤ８を直列
に接続されたものが使用される。
ＴＬ，とＴＬ２ とを並列に接続、すなわち端子１６と
２０と、および１７と２１とをそれぞれ接続し、駆動ト
ランジスタはＴＤ，ｔ ＴＤ，？ＴＤ７１ＴＤ８を直列
に接続されたものが使用される。
このようにゲート幅の異なる負荷トランジスタを複数個
設け、これらを駆動トランジスタの条件に対応して適当
な組合わせの並列接続とするととによって、各種ゲート
について同等な入出力伝達特性が得られる。
設け、これらを駆動トランジスタの条件に対応して適当
な組合わせの並列接続とするととによって、各種ゲート
について同等な入出力伝達特性が得られる。
１た、更にこれらを用いた大規模の論理回路において信
号遅延時間の調整にも利用し得ることは容易に理解でき
よう。
号遅延時間の調整にも利用し得ることは容易に理解でき
よう。
上記実施例では、負荷トランジスタを並列に並べたもの
を示したが、直列に並べ金属配線およびコンタクトホー
ルを自由に変更するようにすることも可能である。
を示したが、直列に並べ金属配線およびコンタクトホー
ルを自由に変更するようにすることも可能である。
以上詳述したように、この発明では標準セルを配列して
なるセルアレイを共通の母体としてこれら標準セル相互
間の接続パターンをそれぞれ変更することによって互い
に異なる複数種類の回路を構成するマスタースライス方
式のための半導体集積回路において、ＭＩＳ形駆動素子
とＭＩＳ形負荷素子とをそれぞれ複数個設け、使用され
る駆動素子の個数もしくは要求される回路遅延時間に応
じて負荷素子の接続を変更し得る接続部を有しているの
で、出来上った回路の入出力伝達特性の調整がプロセス
の変更を要せずに、設計において接続パターンを決定す
るだけで可能となる。
なるセルアレイを共通の母体としてこれら標準セル相互
間の接続パターンをそれぞれ変更することによって互い
に異なる複数種類の回路を構成するマスタースライス方
式のための半導体集積回路において、ＭＩＳ形駆動素子
とＭＩＳ形負荷素子とをそれぞれ複数個設け、使用され
る駆動素子の個数もしくは要求される回路遅延時間に応
じて負荷素子の接続を変更し得る接続部を有しているの
で、出来上った回路の入出力伝達特性の調整がプロセス
の変更を要せずに、設計において接続パターンを決定す
るだけで可能となる。
第１図ａおよび第１図ｂはそれぞれこの発明の背景とな
るインバータおよび２人力ＮＡＮＤゲートの等価回路図
、第１図Ｃはこれらの出力特性を示す図、第２図はこの
発明の一実施例を示すパターンレイアウト図である。 図において、１〜４は負荷素子、５〜８は駆動素子、９
〜１２は入力端子、１３は出力端子、１４は電源端子、
１５は接地端子、１６〜２３は負荷素子選択用接続端子
、２４〜２９は駆動素子間接続端子である。 なお図中同一符号は同一もしくは相当部分を示す。
るインバータおよび２人力ＮＡＮＤゲートの等価回路図
、第１図Ｃはこれらの出力特性を示す図、第２図はこの
発明の一実施例を示すパターンレイアウト図である。 図において、１〜４は負荷素子、５〜８は駆動素子、９
〜１２は入力端子、１３は出力端子、１４は電源端子、
１５は接地端子、１６〜２３は負荷素子選択用接続端子
、２４〜２９は駆動素子間接続端子である。 なお図中同一符号は同一もしくは相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 要素となる複数の標準セルを配列してなるセルアレ
イを共通の母体として上記標準セル相互間の接続パター
ンをそれぞれ変更することによって互いに異なる複数種
類の回路を構成するものにおいて、上記標準セルとして
複数個のＭＩＳ形駆動素子と、この駆動素子に接続され
る複数個のＭＩＳ負荷素子とが設けられ、使用される上
記駆動素子の個数もしくは要求される回路遅延時間に応
じて上記負荷素子の接続を変更し得る接続部を備えたこ
とを特徴とする半導体集積回路装置。 ２ ゲート幅が２進数比を有する複数個のＭＩＳ形負荷
素子を用いたことを特徴とする特許請求の範囲第１項記
載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52038762A JPS5836501B2 (ja) | 1977-04-04 | 1977-04-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52038762A JPS5836501B2 (ja) | 1977-04-04 | 1977-04-04 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53123684A JPS53123684A (en) | 1978-10-28 |
| JPS5836501B2 true JPS5836501B2 (ja) | 1983-08-09 |
Family
ID=12534284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52038762A Expired JPS5836501B2 (ja) | 1977-04-04 | 1977-04-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5836501B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58127347A (ja) * | 1982-01-26 | 1983-07-29 | Nec Corp | 半導体装置 |
| JPS58209142A (ja) * | 1982-05-31 | 1983-12-06 | Nec Corp | 半導体集積回路装置 |
| US4742383A (en) * | 1983-01-12 | 1988-05-03 | International Business Machines Corporation | Multi-function FET masterslice cell |
| JPS6017932A (ja) * | 1983-07-09 | 1985-01-29 | Fujitsu Ltd | ゲ−ト・アレイ |
-
1977
- 1977-04-04 JP JP52038762A patent/JPS5836501B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53123684A (en) | 1978-10-28 |
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