JPH0422026B2 - - Google Patents
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- Publication number
- JPH0422026B2 JPH0422026B2 JP57114241A JP11424182A JPH0422026B2 JP H0422026 B2 JPH0422026 B2 JP H0422026B2 JP 57114241 A JP57114241 A JP 57114241A JP 11424182 A JP11424182 A JP 11424182A JP H0422026 B2 JPH0422026 B2 JP H0422026B2
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- resistors
- diffused
- collector
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/901—Masterslice integrated circuits comprising bipolar technology
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、マスタースライス方式のゲートアレ
イ半導体集積回路に関し、特に内部ゲートのパワ
ー変更を容易に行えるようにするものである。
イ半導体集積回路に関し、特に内部ゲートのパワ
ー変更を容易に行えるようにするものである。
従来技術と問題点
最終の配線工程だけを残した予め多数のゲート
に必要な素子を半導体基板に形成しておくマスタ
ースライスLSIでは、内部ゲートのパワーを最終
配線工程で選択する余地はない。このため回路動
作上スピードの速い部分に使用するゲートのパワ
ーは大きくし、またスピードの遅くともよい部分
のゲートパワーは小さくする等ということを最終
配線工程で選択することはできない。第１図はこ
の種の内部ゲートの一例で、定電流型のECL（エ
ミツタ結合型ロジツク）を示すものである。Q1，
Q2はカレントスイツチを構成するトランジスタ、
Q3は定電流源用のトランジスタ、Q4，Q5はエミ
ツタホロワ接続された出力段のトランジスタであ
る。このゲートのパワーはトランジスタQ4，Q5，
Q3のエミツタ抵抗REF，REに流れる電流IEF，IE、
特にトランジスタQ3のエミツタ抵抗REに流れる
定電流IEにより決定される。電流IEFは抵抗REFの
値により決定され、電流IEはコレクタ側の抵抗RC
およびエミツタ側の抵抗REの値で決定されるが、
抵抗比RC／REが出力振幅VOLに影響するので通常
はRC／REが変化しないようにRC，REを変えてIE
を決定する。ところが従来のマスタースライス方
式ではこれらの抵抗（拡散抵抗）REF，RC，REの
値は拡散プロセスで一義的に決定されてしまうの
で、個々のゲートのパワーを最終配線で変更する
ことはできない。
に必要な素子を半導体基板に形成しておくマスタ
ースライスLSIでは、内部ゲートのパワーを最終
配線工程で選択する余地はない。このため回路動
作上スピードの速い部分に使用するゲートのパワ
ーは大きくし、またスピードの遅くともよい部分
のゲートパワーは小さくする等ということを最終
配線工程で選択することはできない。第１図はこ
の種の内部ゲートの一例で、定電流型のECL（エ
ミツタ結合型ロジツク）を示すものである。Q1，
Q2はカレントスイツチを構成するトランジスタ、
Q3は定電流源用のトランジスタ、Q4，Q5はエミ
ツタホロワ接続された出力段のトランジスタであ
る。このゲートのパワーはトランジスタQ4，Q5，
Q3のエミツタ抵抗REF，REに流れる電流IEF，IE、
特にトランジスタQ3のエミツタ抵抗REに流れる
定電流IEにより決定される。電流IEFは抵抗REFの
値により決定され、電流IEはコレクタ側の抵抗RC
およびエミツタ側の抵抗REの値で決定されるが、
抵抗比RC／REが出力振幅VOLに影響するので通常
はRC／REが変化しないようにRC，REを変えてIE
を決定する。ところが従来のマスタースライス方
式ではこれらの抵抗（拡散抵抗）REF，RC，REの
値は拡散プロセスで一義的に決定されてしまうの
で、個々のゲートのパワーを最終配線で変更する
ことはできない。
発明の目的
本発明は予め複数の抵抗パターンを拡散工程で
形成しておくことにより、個々のゲートパワーを
選択可能としようとするものである。
形成しておくことにより、個々のゲートパワーを
選択可能としようとするものである。
発明の構成
本発明は、多数の外部内部各ゲートのアレイに
必要な素子を予め半導体基板に形成しておき、そ
して最終配線工程で該素子間を接続して所要とす
る回路を構成するマスタースライス方式の半導体
集積回路において、該ゲートが第１の電源と、第
２の電源と、エミツタが共通に接続され、一方の
ベースに入力信号が印加される１対のトランジス
タと、コレクタが該１対のトランジスタのエミツ
タに接続された定電流源用のトランジスタと、該
第１の電源と１対のトランジスタのコレクタとの
間に接続されるコレクタ側抵抗と、該第２の電源
と該定電流源用のトランジスタとの間に接続され
るエミツタ側抵抗とを有し、該コレクタ側抵抗と
エミツタ側抵抗の素子として、複数の抵抗値を選
択できるように、該コレクタ側抵抗値は１本の拡
散抵抗に中間タツプ用のコンタクト用窓を設けた
もの、該エミツタ側抵抗は、前記１本の拡散抵抗
に中間タツプ用のコンタクト窓を設けたものもし
くは相互接続用コンタクト窓を設けた２本以上の
独立した拡散抵抗を形成しておき、該ゲートに必
要なパワーに応じて前記複数の抵抗値のうちいず
れかを選択し、且つ、該コレクタ側抵抗と該エミ
ツタ側抵抗の比がほぼ一定になるよう両抵抗の組
合を選択するよう該抵抗が接続されていることを
特徴とするが、以下図示の実施例を参照しながら
これを詳細に説明する。
必要な素子を予め半導体基板に形成しておき、そ
して最終配線工程で該素子間を接続して所要とす
る回路を構成するマスタースライス方式の半導体
集積回路において、該ゲートが第１の電源と、第
２の電源と、エミツタが共通に接続され、一方の
ベースに入力信号が印加される１対のトランジス
タと、コレクタが該１対のトランジスタのエミツ
タに接続された定電流源用のトランジスタと、該
第１の電源と１対のトランジスタのコレクタとの
間に接続されるコレクタ側抵抗と、該第２の電源
と該定電流源用のトランジスタとの間に接続され
るエミツタ側抵抗とを有し、該コレクタ側抵抗と
エミツタ側抵抗の素子として、複数の抵抗値を選
択できるように、該コレクタ側抵抗値は１本の拡
散抵抗に中間タツプ用のコンタクト用窓を設けた
もの、該エミツタ側抵抗は、前記１本の拡散抵抗
に中間タツプ用のコンタクト窓を設けたものもし
くは相互接続用コンタクト窓を設けた２本以上の
独立した拡散抵抗を形成しておき、該ゲートに必
要なパワーに応じて前記複数の抵抗値のうちいず
れかを選択し、且つ、該コレクタ側抵抗と該エミ
ツタ側抵抗の比がほぼ一定になるよう両抵抗の組
合を選択するよう該抵抗が接続されていることを
特徴とするが、以下図示の実施例を参照しながら
これを詳細に説明する。
発明の実施例
第２図および第３図は本発明の一実施例を示す
平面パターンであ。第２図は第１図のコレクタ抵
抗RCに関するもので、１は全長が２・RCの抵抗
値を持つように形成された拡散抵抗、２〜４は該
抵抗の両端および中央部に設けられたコンタクト
用の窓、５はアースGND側のアルミニウム
（Al）配線、６はコレクタ側のAl配線である。ａ
の例は配線５を窓２にコンタクトし、且つ配線６
を窓３にコンタクトしているので、得られる抵抗
値は拡散抵抗１そのものの２・RCである。これ
に対しｂは配線５を窓４まで延長しているので、
得られる抵抗値は拡散抵抗１の半分、つまりRC
である。ｃは配線６を中央部の窓４にコンタクト
し、且つ配線５は両端の窓２，３にコンタクトし
ているため、拡散抵抗１が中央部で折り返された
並列抵抗として機能し、得られる抵抗値はRC／
２となる。
平面パターンであ。第２図は第１図のコレクタ抵
抗RCに関するもので、１は全長が２・RCの抵抗
値を持つように形成された拡散抵抗、２〜４は該
抵抗の両端および中央部に設けられたコンタクト
用の窓、５はアースGND側のアルミニウム
（Al）配線、６はコレクタ側のAl配線である。ａ
の例は配線５を窓２にコンタクトし、且つ配線６
を窓３にコンタクトしているので、得られる抵抗
値は拡散抵抗１そのものの２・RCである。これ
に対しｂは配線５を窓４まで延長しているので、
得られる抵抗値は拡散抵抗１の半分、つまりRC
である。ｃは配線６を中央部の窓４にコンタクト
し、且つ配線５は両端の窓２，３にコンタクトし
ているため、拡散抵抗１が中央部で折り返された
並列抵抗として機能し、得られる抵抗値はRC／
２となる。
第３図はエミツタ抵抗REに関するもので、１
１〜１３，２２はそれぞれ２・REの抵抗値を持
つ４本の拡散抵抗、１４〜１６，２３および１７
〜１９，２４は両端のコンタクト用窓、２０はト
ランジスタQ3のエミツタ側に接続するAl配線、
２１は負電源VEE側のAl配線である。全てのケー
スで配線２１は窓１７〜１９，２４に接続されて
いるが、ａでは配線２０が窓１４にしか接続され
ていないので、得られる抵抗値は拡散抵抗１１の
みによる２・REである。これに対しｂは配線２
０を窓１４，１５に接続して拡散抵抗１１，１２
を並列に用いているので、得られる抵抗値はRE
である。さらにｃは拡散抵抗１１〜１３，２２を
並列に用いているので、得られる抵抗値はRE／
２となる。
１〜１３，２２はそれぞれ２・REの抵抗値を持
つ４本の拡散抵抗、１４〜１６，２３および１７
〜１９，２４は両端のコンタクト用窓、２０はト
ランジスタQ3のエミツタ側に接続するAl配線、
２１は負電源VEE側のAl配線である。全てのケー
スで配線２１は窓１７〜１９，２４に接続されて
いるが、ａでは配線２０が窓１４にしか接続され
ていないので、得られる抵抗値は拡散抵抗１１の
みによる２・REである。これに対しｂは配線２
０を窓１４，１５に接続して拡散抵抗１１，１２
を並列に用いているので、得られる抵抗値はRE
である。さらにｃは拡散抵抗１１〜１３，２２を
並列に用いているので、得られる抵抗値はRE／
２となる。
第２図ｂと第３図ｂの組合せを標準的なものと
考えると、第２図ａのようにコレクタ抵抗を増加
してゲートパワーを減ずるときはエミツタ側を第
３図ａのようにすることで抵抗比RC／REを一定
に保つことができる。また第２図ｃのようにコレ
クタ抵抗を減らしてゲートパワーを増すときはエ
ミツタ側を第３図ｃのようにすることで抵抗比
RC／REを一定に保つことができる。このように
エミツタ側の抵抗幅（値）の変更は、電流IEの変
化に伴なうトランジスタQ3のVEE変動を補正する
上で不可欠である。これによりパワー変更をして
も出力レベルを変動させずに済む。
考えると、第２図ａのようにコレクタ抵抗を増加
してゲートパワーを減ずるときはエミツタ側を第
３図ａのようにすることで抵抗比RC／REを一定
に保つことができる。また第２図ｃのようにコレ
クタ抵抗を減らしてゲートパワーを増すときはエ
ミツタ側を第３図ｃのようにすることで抵抗比
RC／REを一定に保つことができる。このように
エミツタ側の抵抗幅（値）の変更は、電流IEの変
化に伴なうトランジスタQ3のVEE変動を補正する
上で不可欠である。これによりパワー変更をして
も出力レベルを変動させずに済む。
発明の効果
以上述べたように本発明によれば、ゲートアレ
イ方式のマスタースライスLSIで最終配線工程に
よる内部ゲートパワーに選択性を持たせることが
できるので、最適なパワー配分が可能となる利点
がある。
イ方式のマスタースライスLSIで最終配線工程に
よる内部ゲートパワーに選択性を持たせることが
できるので、最適なパワー配分が可能となる利点
がある。
またコレクタ側抵抗RCとエミツタ側抵抗REと
の比RC／REを一定に保つて抵抗値調整をするの
で、パワー変更しても出力レベルを変動させずに
済む利点が得られる。
の比RC／REを一定に保つて抵抗値調整をするの
で、パワー変更しても出力レベルを変動させずに
済む利点が得られる。
第１図はゲートアレイの内部ゲートとして用い
られるECLゲートの等価回路図、第２図および
第３図は本発明の一実施例を示す平面パターン図
である。 図中、１，１１〜１３は拡散抵抗、２〜４はコ
ンタクト用窓、５，６，２０，２１はAl配線で
ある。
られるECLゲートの等価回路図、第２図および
第３図は本発明の一実施例を示す平面パターン図
である。 図中、１，１１〜１３は拡散抵抗、２〜４はコ
ンタクト用窓、５，６，２０，２１はAl配線で
ある。
Claims (1)
- 【特許請求の範囲】 １ 多数の外部内部各ゲートのアレイに必要な素
子を予め半導体基板に形成しておき、そして最終
配線工程で該素子間を接続して所要とする回路を
構成するマスタースライス方式の半導体集積回路
において、 該ゲートが、 第１の電源GNDと、 第２の電源VEEと、 エミツタが共通に接続され、一方のベースに入
力信号が印加される１対のトランジスタQ1，Q2
と、 コレクタが該１対のトランジスタのエミツタに
接続された定電流源用のトランジスタQ3と、 該第１の電源と１対のトランジスタのコレクタ
との間に接続されるコレクタ側抵抗RCと、 該第２の電源と該定電流源用のトランジスタと
の間に接続されるエミツタ側抵抗REとを有し、 該コレクタ側抵抗とエミツタ側抵抗の素子とし
て、複数の抵抗値を選択できるように、該コレク
タ側抵抗値は１本の拡散抵抗に中間タツプ用のコ
ンタクト用窓を設けたもの、該エミツタ側抵抗
は、前記１本の拡散抵抗に中間タツプ用のコンタ
クト窓を設けたものもしくは相互接続用コンタク
ト窓を設けた２本以上の独立した拡散抵抗を形成
しておき、 該ゲートに必要なパワーに応じて前記複数の抵
抗値のうちいずれかを選択し、且つ、該コレクタ
側抵抗と該エミツタ側抵抗の比がほぼ一定になる
よう両抵抗の組合を選択するよう該抵抗が接続さ
れていることを特徴とするマスタースライス方式
の半導体集積回路。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114241A JPS595657A (ja) | 1982-07-01 | 1982-07-01 | マスタ−スライス方式の半導体集積回路 |
| EP89202021A EP0344873B1 (en) | 1982-06-30 | 1983-06-30 | Semiconductor integrated-circuit apparatus |
| DE89202021T DE3382726D1 (de) | 1982-06-30 | 1983-06-30 | Integrierte Halbleiterschaltungsanordnung. |
| DE8383303805T DE3381460D1 (de) | 1982-06-30 | 1983-06-30 | Integrierte halbleiterschaltungsanordnung. |
| EP89202020A EP0348017B1 (en) | 1982-06-30 | 1983-06-30 | Semiconductor integrated-circuit apparatus |
| DE89202020T DE3382727D1 (de) | 1982-06-30 | 1983-06-30 | Integrierte Halbleiterschaltungsanordnung. |
| EP83303805A EP0098173B1 (en) | 1982-06-30 | 1983-06-30 | Semiconductor integrated-circuit apparatus |
| US07/229,724 US4904887A (en) | 1982-06-30 | 1988-08-04 | Semiconductor integrated circuit apparatus |
| US07/325,914 US4952997A (en) | 1982-06-30 | 1989-03-20 | Semiconductor integrated-circuit apparatus with internal and external bonding pads |
| US07/325,913 US4891729A (en) | 1982-06-30 | 1989-03-20 | Semiconductor integrated-circuit apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57114241A JPS595657A (ja) | 1982-07-01 | 1982-07-01 | マスタ−スライス方式の半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS595657A JPS595657A (ja) | 1984-01-12 |
| JPH0422026B2 true JPH0422026B2 (ja) | 1992-04-15 |
Family
ID=14632802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57114241A Granted JPS595657A (ja) | 1982-06-30 | 1982-07-01 | マスタ−スライス方式の半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595657A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59172249A (ja) * | 1983-03-18 | 1984-09-28 | Nec Corp | モノリシツク集積回路 |
| JPH02172257A (ja) * | 1988-12-25 | 1990-07-03 | Nec Corp | マスタースライス方式集積回路装置 |
| US9595169B2 (en) | 2006-08-31 | 2017-03-14 | Cfph, Llc | Game of chance systems and methods |
| US8758111B2 (en) | 2008-08-20 | 2014-06-24 | Cfph, Llc | Game of chance systems and methods |
| US8142283B2 (en) | 2008-08-20 | 2012-03-27 | Cfph, Llc | Game of chance processing apparatus |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56158465A (en) * | 1980-05-09 | 1981-12-07 | Hitachi Ltd | Formation of resistance for integrated circuit |
-
1982
- 1982-07-01 JP JP57114241A patent/JPS595657A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS595657A (ja) | 1984-01-12 |
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