JPS5837635B2 - ホシヨウキオクソシ - Google Patents

ホシヨウキオクソシ

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JPS5837635B2
JPS5837635B2 JP50104473A JP10447375A JPS5837635B2 JP S5837635 B2 JPS5837635 B2 JP S5837635B2 JP 50104473 A JP50104473 A JP 50104473A JP 10447375 A JP10447375 A JP 10447375A JP S5837635 B2 JPS5837635 B2 JP S5837635B2
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    • G—PHYSICS
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Description

【発明の詳細な説明】 この発明はダイナミック半導体記憶器に対する補償素子
（ダミー素子）に係る。
例えば１トランジスタ記憶素子を持つダイナミック半導
体記憶器に対して必要な如き、再生回路の感度を補償素
子の補助によって高めることは公知である。
例えば雑誌「ＥｌｅｃｔｒｏｎｉｃｓＪ １ ９ ７
３年９月１３日号第１６６頁以下のＣ，ＫＵＯ氏の論文
” Ｓｅｎｓｅａｍｐｌｉｆｉｅｒ ｄｅｓｉｇｎ
ｉｓ ｋｅｙ ｔｏ１−ｔｒａｎｓｉｓｔｏｒ
ｃｅｌｌ ｉｎ ４ ０ ９ ６−ｂｉｔ ＲＡＭ”
中にかかる回路が記載されている。
？かる回路の欠点は、回路素子、リード線、制御クロツ
クおよび電源電圧に著しい費用を要する点にある。
この発明の目的は、公知の補償素子に比較して回路費用
が少なくてすむダイナミック半導体記憶器に対する補償
素子を得ることにある。
この目的を達戒するためこの発明によれば、補正電圧を
補償コンデンサを経て容量的に結合し、之によりビット
線における電圧を、ほぼ満足な平均電位ＵＢＤ−０．５
（ＵＢｏ＋ＵＢ）に高め、その際結合のために、補償コ
ンデンサおよびビット線の間に配置された補償選択トラ
ンジスタを補償選択線を経て導電的に接続するのである
。
次にこの発明を図面について詳説する。
第１図はこの発明による補償素子を１トランジスタ記憶
素子に対するダイナミック半導体記憶器との関連で示す
回路図、第２図は第１図の回路に対するクロツクプログ
ラム、第３図はこの発明による他の補償素子をダイナミ
ック半導体記憶器との関連で示す回路図、第４図は第３
図の回路に対するクロツクプログラム、第５図は同様に
この発明による他の補償素子をダイナミック半導体記憶
器との関連で示す回路図、第６図は第５図の回路に対す
るクロツクプログラムを示す。
第１図はダイナミック半導体記憶器に対するそれ自体公
知の補償素子（ダミー素子）を示す。
この半導体記憶器は、特に１トランジスタ記憶素子から
或る。
３で示すかかる１トランジスタ記憶素子は、コンデンサ
３１およびトランジスタ３２から成る。
選択トランジスタ３２のゲートは点３２１において語線
３５と接続され、ドレイン電極は点３２２においてビッ
ト線２０と接続される。
１トランジスタ記憶素子３はビット線２０を経て評価回
路２と接続される。
評価回路２は公知のフリツプフロツプ接続から成り、ス
イッチングトランジスタ２１，２２および負荷トランジ
スタ２５，２４から構成される。
負荷素子として役立つトランジスタ２４，２５０ゲート
電極は共通に点２４１を経て制御可能である。
フリップフロッフの点２１１および２５１の間に給電電
圧ＵＤＤが印加される。
図示しない他の１トランジスタ素子と接続されているビ
ット線１０はフリツプフロップの節点２７と接続される
。
節点２６，２７は、端子２３１を経て制御可能のトラン
ジスタ２３を経て互に接続される。
公知の仕方でビット線１０，２０に補償素子１，４が配
置される。
この補償素子はコンデンサおよびトランジスタから成る
。
例えば補償素子１においてコンデンサ１１は、一方にお
いてこの発明により端子１１１を経て制御可能であり、
他方において補償選択トランジスタ１２のソース端子と
接続される。
補償選択トランジスタ１２のゲート端子は点１２１にお
いて補償選択線１６と接続され、ドレイン端子は点１２
２においてビット線１０と接続される。
対応する仕方で補償素子４の補償選択トランジスタ４２
は点４２１において補償選択線４６と、しかしてそのト
ランジスタ４２のドレイン端子は点４２２においてピッ
ト線２０と接続される。
このトランジスタ４２０ソース極と接続されない方のコ
ンデンサ４１の電極は、この発明により点４１１を経て
制御可能である。
公知の補償素子においては、点１１Ｌ４１１はそれぞれ
固定接地される。
トランジスタとしては電界効果トランジスタ、特にＭＯ
Ｓ ｝ランジスタを使用すると有利である。
次に第１図の回路を駆動するためのこの発明に？る方法
を、第２図を参照して説明する。
時刻ｔｏにおいてビット線１０，２０は参照電圧Ｕ ｒ
ｅｆに予充電される。
その際図示の評価回路２において電位Ｕｒｅｆはスイッ
チングトランジスタ２１，２２０しきい電圧によって与
えられる。
この参照電位Ｕｒｅｆは読取り過程後時刻ｔ４において
ビット線に印加される電圧ＵＢｔおよびＵＢＯに関し一
般に非対称である。
ここでＵＢｔは読出された２値情報１の際与えられる電
圧を表わし、ＵＢｏは読出された２値情報Ｏの際に与え
られる電圧を表わす。
時刻ｔにおいて補償素子１或は４のトランジスタ１２或
は４２は導通状態にされる。
この目的で第２図から分かるように線１６或は４６に、
電位φ１６或はφ４６が印加される。
之によりコンデンサ１１或は４１はビット線１０或は２
０に印加される参照電位Ｕｒｏｆに予充電されることに
なる。
時刻ｔ２において横方向トランジスタ２３は閉塞する。
この目的でそのゲート極から電位φ２３１が遮断される
。
ビット線１０，２０は今や互に電気的に分離され、従っ
て評価回路の参照状態が設定される。
さて記憶素子から情報を読出す際、この発明によれば記
憶素子に対立するビット線に接続された各補償素子が付
加的に選択される。
例えば第１図の１トランジスタ記憶素子３の情報が読出
される場合、時刻ｔ４ において語線３５に選択パルス
φ３５が印加される。
之により記憶素子３のトランジスタ３２は導通する。
記憶素子中に記憶された情報に対応してビット線２０に
おいて、例えば記憶された２値１の電圧上昇ＪＵは正で
ある。
第２図にこの電圧上昇を示してある。
クロツクφ３５の接続の際寄正結合容量３６，３３によ
り、付加の寄生信号電圧ＡＵがビット線２０に結合さる
。
従って図に示すように時刻ｔ４においてこの発明によれ
ば、選択クロツクφ１６および補償素子１３，１７０寄
生容量の補助により、ピット線１０に同じ大きさの寄生
電圧ＪＵが結合される。
対称フリツプフロツプは対称に結合された妨害に対し不
感であるから、寄生信号電圧は相殺される。
時刻ｔ５において補償素子１のコンデンサ１１の端子１
１１にクロツクφ１１１が印加され、容量結合によりビ
ット線１０は具合の良い平均電位ＩＪＩ３１） ＝０．
５・（ＵＢＯ＋ＵＢｌ）にされる。
この式においてＵＢＯ−Ｕｒｅｆ ’Ｕであり、Ｕｒ
ｅｆ ＋ ｌ Ｕである。
？Ｂ ＊ クロツクφ１１ １の振幅は下式により計算され る。
？の式においてｃｔｏｔ、２ｏはビット線の容量ヲ表わ
す。
図においてビット線１０に対するこの容量はコンデンサ
１０１により線図的に、しかしてビット線２０に対しコ
ンデンサ２０１により線図的に示される。
この式は次のようにして導出される。
コンデンサ１０１および１１または２０１および４１か
ら※？成る直列回路の一端に電圧φ１１またはφ４１が
印加される際、直列回路の接続中点すなわちビット線に
は容量値に応じて分圧が生じ、この分圧とビット線の初
期電圧すなわち参照電圧Ｕｒｅｆの和が上記平均電位Ｕ
ＢＤ に等しくなげればならないという関係から、 が成立し、この式を変形すると上記の式が得られる。
時刻ｔ６ においてフリツプフロップは動作する。
このことは第２図から分かるように、端子２４１にクロ
ツクφ２４１が印加されることにより行われる。
フリツプフロツプは今や読出される情報に対応する状態
に転換される。
時刻ｔ７においてクロックφ２４１の遮断により、予じ
め電位ＵＳｏ に充電されたビット線容量☆？１０１
はトランジスタ２１を経てなおＯボルトに放電され得る
ので、情報電位の間隔ＡＵＩ−ＵｓｔＪｓｏはなお増大
される。
補償素子の制御に際し補償クロツクφ１１１の振幅は、
評価回路２に対して既に必要なクロックの振幅例えばφ
３５の振幅と同じ大きさに選定すると有利である。
その際補償コンデンサ１１は下式に対応して選定される
。
他の有利な制御形式においては、第２図に示すパルス■
１がクロツクφ２３１と同時に印加される。
その際それぞれ時刻ｔ。およびｔ１或はｔ２およびｔ３
は一致する。
第３図は、第１図においてコンデンサ１１或は４１の１
１１或は４１１で示す端子が補償選択線１６或は４６と
接続された回路を示す。
トランジスタ１２のソース端子と接続されない方の結合
コ・ンデンサ１１の電極は、点１１２において補償選択
線１６と、しかしてトランジスタ４２０ソース極と接続
されない方のコンデンサ４１の電極は点４１２において
補償選択線４６と接続される。
この発明によるかかる回路の著しい利点は、各補償素子
にそれぞれ単一のクロツク線を使用する際、？憶素子３
の選択トランジスタ３２の正確な擬似の可能性による寄
生信号電圧ＪＵの簡単な補償にある。
この変形回路においては補償素子１，４の予充電は、横
方向トランジスタ２３の導通前に生じる。
第４図に示すクロックプログラムにおいて之は時間間隔
ｔ。
ｌ乃至ｔ′に対応する。補償選択トランジスタ１２或は
４２の導通の際、ビット線１０或は２０の電圧は補償コ
ンデンサ１１或は４１に印加される。
時刻ｔ３′においてクロックφ１６或はφ４６を遮断す
る際、補償コンデンサ１１或は４１に印加される電位Ｕ
１、或はＵ４は容合により、 トランジスタ１２或は４２のゲートに ？けるクロツクφ１６或はφ４６の振幅よりも緩漫に低
下する。
両電位の差φ１６−Ｕ１或はφ４６Ｕ４１がトランジス
タ１２或は４２のしきい電圧ＵＴの大きさに達したとき
、このトランジスタは閉塞し、補償容量１１或は４１の
充電は蓄積されたままである。
従ってクロツクφ１６およびφ４６の遮断の際時刻ｔ３
′の後電圧ＵＴがコンデンサ１１或は４１に印加される
。
クロツクφ１６／４６の遮蔽後電位の差φ１６／４６−
☆？Ｕ１／４がしきい電圧ＵＴより大きいとき、補償
コンデンサ１ １ ， ４１は寄生ビット線容量１０１
或は２０１から、補償選択トランジスタ１２２４２が閉
塞されるまでの間充電される。
従って補償コンデンサ１１．４１は再びーＵＴに充電さ
れる。
選択パルスφ１６／４６の振幅は、補償コンデンサ１１
或は１２の予充電電圧一ＵＴ並びに寄生ビット線容量１
０１或は２０１に対応して計算される。
補償コンデンサ１１ ４１は下式により選定さ れる。
この場合の著しい利点は各補償素子１或は４がそれぞれ
１本のリード線を必要とするのみであることにある。
第４図から分かるように第１図の回路におけると同じク
ロツクプログラムが使用されるが、クロツクφ１１１或
はφ４１１は省略される。
この素子がメタルゲート技術によって実施されることは
特別な利点である。
更にこの発明によれば第５図のように補償素子１或は４
は１個のコンデンサ１４或は４４から成り、それを経て
選択的の容量結合により、再生回路の異論の無い作用に
重要な平均電位がビット線１０或は２０に発生される。
前記の実施例におけると同様に補償素子の対応する選定
により、記憶素子の選択の際に現われるビット線におけ
る寄生※？電圧パルスＪＵを、補償素子Ｃ１或はＣ４の
寄生容量、および補償容量１４或は４４におげる対応す
る部分Ｃ５或はＣ４５により補償することができる。
その制御は第３図の回路の場合と同様に行なわれる。
第２および４図のクロツクプログラムにおいて必要であ
るパルス■１ の省略は、重要な利点として挙げるべき
である。
第６図から分かるように、ｔｏ〃乃至ｔ１〃の時間中に
ビット線１０或は２０に参照電圧Ｕｒ８ｆが発生される
。
時刻ｔ２〃におげる語線３５の選択の際（パルスφ３５
）、同時に対立する補償選択線１６（パルスφ１６）も
選択され、その際満足な平均電位ＵＢＤ の設定に必要
なクロツクφ１６の振幅は下記によって得られる。
式中ＵＴＤ は補償容量１ 量として構戒されたとき、 を表わす。
４或は４４がＭＯＳ容 その容量のしきい電圧 ？ すなわち補償容量Ｃ４／４４は下記に対応して選定
される。
第５図によるこの発明の補償素子は制御が容易な他に、
所要面積が極めて小さい利点を持つ。
第１図、第３図および第５図において２で示す評価回路
は、他の回路で代換することもできる。
【図面の簡単な説明】
第１図はこの発明による補償素子と１トランジスタ記憶
素子に対するダイナミック半導体記憶器との接続図、第
３図はこの発明による他の補償素子とダイナミック半導
体記憶器との接続図、第５図は同様にこの発明による他
の補償素子とダイナミック半導体記憶器との接続図、第
２図、第４図、第６図はそれぞれ順に第１図、第３図、
第５図の接続に対するクロックプログラムを示す。 図において１，４は補償素子、２はノリップフロツプを
持つ評価回路、３は１トランジスタ記憶素子、１０，２
０はビット線、１６，４６は補償選択線を示す。

Claims (1)

  1. 【特許請求の範囲】 １ ダイナミック半導体記憶器に対する補償記憶素子で
    あって、該補償記憶素子はビット線を介してフリツプフ
    ロツプ形式の評価回路２の一方の節点２７と接続され、
    評価回路２の他方の節点２６はビット線を介して語線３
    ５により選択され得る記憶素子３０列と接続され、補償
    記憶素子１，４は補償コンデンサ１ １ ， ４１を含
    み、かつ補償選択線１６，４６を介して制御されるよう
    になったものにおいて、補償選択トランジスタ１２，４
    ２が備えられ、該トランジスタのソース端子およびドレ
    イン端子はそれぞれ補償コンデンサ１１，４１０一方の
    電極およびビット線１０，２０と接続され、ゲート端子
    は補償選択線１６，４６と接続され、補償コンデンサ１
    １ ， ４１０他方の電極は補正電圧φ１１１，φ４
    １、の印加される端子１１１，４１１と接続され、補償
    コンデンサ１１，４１の容量ｃｔｉ ｊ ｃ４は次式 ？ｔｔ、４：補償コンデンサ１１，４１０容量Ｃ１０１
    、２ｏ１：ビット線１０，２０の容量ＵＢｏ：選択され
    た記憶素子３から情報” Ｉ＋が読出された際の所属の
    ビット線の電圧 ＵＢ１：情報ＩＩ Ｉ Ｉ＋が読出された際の同様のビ
    ット線電圧 Ｕｒｅｆ ：情報の読出しの前に評価回路の節点に充電
    される電圧 φ１１１・４１１ ’補正電圧の振幅 により定められることを特徴とする補償記憶素子。 ２ ダイナミック半導体記憶器に対する補償記憶素子は
    ビットビット線を介してフリツプフロツプ形式の評価回
    路２の一方の節点２７と接続され、評価回路２の他方の
    節点２６はビット線を介して語線３５により選択され得
    る記憶素子３０列と接続され、補償記憶素子１，４は補
    償コンデンサ１１，４１を含み、かつ補償選択線１６，
    ４６を介して制御されるようになったものにおいて、補
    償選択トランジスタ１２，４２が備えられ、該トランジ
    スタのソース端子およびドレイン端子はそれぞれ補償コ
    ンデンサ１１，４１０一方の電極およびビット線１０，
    ２０と接続され、ゲート端子は補償選択線１６，４６と
    接続され、補償コンデンサ１１，４１０他方の電極は補
    償選択線１６，☆？４６と接続され、補償コンデンサ１
    １ ， ４１の容量Ｃ１，Ｃ４は次式 ？１、４：補償コンデンサ１１，４１０容量Ｃ１０１、
    ２ｏ１：ビット線１０，２（１７）容量ＵＢＯ ：選択
    された記憶素子３から情報Ｉｔ ｏＩ＋が読出された際
    の所属のビット線の電圧 ＵＢ１：情報ＩＩ ， Ｉ＋が読出された際の同様のビ
    ット線電圧 Ｕｒｅｆ：情報の読出しの前に評価回路の節点に充電さ
    れる電圧 φ１６、４６：補償選択線上の補償パルスの振幅ＵＴ：
    補償選択トランジスタのしきい値電圧により定められる
    ことを特徴とする補償記憶素子。 ３ ダイナミック半導体記憶器に対する補償記憶※？素
    子であって、該補償記憶素子はビット線を介してフリツ
    プフロツプ形式の評価回路２の一方の節点２７と接続さ
    れ、評価回路２の他方の節点２６はビット線を介して語
    線３５により選択され得る記憶素子３０列と接続され、
    補償記憶素子１，４は補償コンデンサ１ ４，４４を含
    み、かつ補償選択線１ ６ ， ４６を介して制御され
    るようになったものにおいて、補償コンデンサの一方の
    電極は補償選択線１６，４６と接続され、他方の電極は
    ビット線１０，２０と接続され、補償コンデンサ１４，
    ４４の容量Ｃ４ ｊ’ｃ４４は次式？１４、４４：補償
    コンデンサ１４，４４０容量ＣＩＯＩ、２０１ ：ビッ
    ト線１０，２０の容量ＵＢＯ：選択された記憶素子３か
    ら情報ＩＩ Ｉ＋が読出された際の所属のビット線の
    電圧 ＵＢＩ”情報゜“１゛が読出された際の同様のビット線
    電圧 Ｕｒｅｆ ”情報の読出しの前に評価回路の節点に充
    電される電圧 φ６、４６：補償選択線上の補償パルスの振幅ＵＴＤ
    ：補償コンデンサのしきい値電圧により定められること
    を特徴とする補償記憶素子。
JP50104473A 1974-08-28 1975-08-28 ホシヨウキオクソシ Expired JPS5837635B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19742441243 DE2441243C3 (de) 1974-08-28 Kompensationsspeicherelement

Publications (2)

Publication Number Publication Date
JPS5149642A JPS5149642A (ja) 1976-04-30
JPS5837635B2 true JPS5837635B2 (ja) 1983-08-17

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ID=5924311

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Application Number Title Priority Date Filing Date
JP50104473A Expired JPS5837635B2 (ja) 1974-08-28 1975-08-28 ホシヨウキオクソシ

Country Status (6)

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US (1) US4027294A (ja)
JP (1) JPS5837635B2 (ja)
CA (1) CA1054712A (ja)
FR (1) FR2283513A1 (ja)
GB (1) GB1523752A (ja)
IT (1) IT1042051B (ja)

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