JPS6141075B2 - - Google Patents
Info
- Publication number
- JPS6141075B2 JPS6141075B2 JP55188803A JP18880380A JPS6141075B2 JP S6141075 B2 JPS6141075 B2 JP S6141075B2 JP 55188803 A JP55188803 A JP 55188803A JP 18880380 A JP18880380 A JP 18880380A JP S6141075 B2 JPS6141075 B2 JP S6141075B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- node
- drive timing
- timing pulse
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4094—Bit-line management or control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
本発明はMOS型半導体、特に１トランジスタ
１容量型メモリセルを使用したMOS DYNAMIC
RAMに使用されるセンスアンプ回路の再充電方
式に係り、高密度のダイナツク型メモリを実現す
ることができる再充電回路に関するものである。
１容量型メモリセルを使用したMOS DYNAMIC
RAMに使用されるセンスアンプ回路の再充電方
式に係り、高密度のダイナツク型メモリを実現す
ることができる再充電回路に関するものである。
従来のダイナミツクメモリに使用されるセンス
アツプ回路の一例を第１図に示し説明すると、図
において、T1，T2…T12はトランジスタ、C1，C2
…C4は容量である。そして、Ａ，Ｂ，Ｃ，Ｄは
節（ノード）を示し、φ１，φ２，φ３，φ４は
外部より印加される信号である駆動タイミングパ
ルス、Ｖは電源を示す。
アツプ回路の一例を第１図に示し説明すると、図
において、T1，T2…T12はトランジスタ、C1，C2
…C4は容量である。そして、Ａ，Ｂ，Ｃ，Ｄは
節（ノード）を示し、φ１，φ２，φ３，φ４は
外部より印加される信号である駆動タイミングパ
ルス、Ｖは電源を示す。
そして、トランジスタT1のドレインはノード
Ａに接続され、ソースはトランジスタT2のソー
スと共通接続され、このソース接続点には駆動タ
イミングパルスφ３が供給され、トランジスタ
T1のゲートはビツト線ＨBに接続され、トランジ
スタT2のドレインはノードＢに接続され、ゲー
トはビツト線ＨAに接続され、トランジスタT3の
ドレインは電源Ｖに接続され、ソースはノードＡ
に接続され、ゲートには駆動タイミングパルスφ
１が供給され、トランジスタT4のドレインは電
源Ｖに接続され、ソースはノードＢに接続され、
ゲートには駆動タイミングパルスφ１が供給さ
れ、トランジスタT11のドレインおよびソースは
それぞれビツト線ＨA及びビツト線ＨBに接続さ
れ、ゲートには駆動タイミングパルスφ１が供給
され、これらはセンスアツプ回路を構成してい
る。
Ａに接続され、ソースはトランジスタT2のソー
スと共通接続され、このソース接続点には駆動タ
イミングパルスφ３が供給され、トランジスタ
T1のゲートはビツト線ＨBに接続され、トランジ
スタT2のドレインはノードＢに接続され、ゲー
トはビツト線ＨAに接続され、トランジスタT3の
ドレインは電源Ｖに接続され、ソースはノードＡ
に接続され、ゲートには駆動タイミングパルスφ
１が供給され、トランジスタT4のドレインは電
源Ｖに接続され、ソースはノードＢに接続され、
ゲートには駆動タイミングパルスφ１が供給さ
れ、トランジスタT11のドレインおよびソースは
それぞれビツト線ＨA及びビツト線ＨBに接続さ
れ、ゲートには駆動タイミングパルスφ１が供給
され、これらはセンスアツプ回路を構成してい
る。
トランジスタT5はトランジスタT4に並列接続
され、トランジスタT5のゲートには容量C1を介
して駆動タイミングパルスφ４が供給され、トラ
ンジスタT6のドレインは容量C1に接続され、ソ
ースはビツト線ＨBに接続され、ゲートは電源Ｖ
に接続され、これらは再充電回路を構成してい
る。
され、トランジスタT5のゲートには容量C1を介
して駆動タイミングパルスφ４が供給され、トラ
ンジスタT6のドレインは容量C1に接続され、ソ
ースはビツト線ＨBに接続され、ゲートは電源Ｖ
に接続され、これらは再充電回路を構成してい
る。
トランジスタT8はトランジスタT3に並列接続
され、トランジスタT8のゲートには容量C2を介
して駆動タイミングパルスφ４が供給され、トラ
ンジスタT9のドレイン容量C2に接続され、ソー
スはビツト線ＨAに接続され、ゲートは電源Ｖに
接続され、これらは再充電回路を構成している。
され、トランジスタT8のゲートには容量C2を介
して駆動タイミングパルスφ４が供給され、トラ
ンジスタT9のドレイン容量C2に接続され、ソー
スはビツト線ＨAに接続され、ゲートは電源Ｖに
接続され、これらは再充電回路を構成している。
トランジスタT7のドレインはビツト線ＨBに接
続され、ゲートは容量C3を介して電源Ｖ接続さ
れ、ゲートには駆動タイミングパルスφ２が供給
され、これらはメモリセルを構成している。
続され、ゲートは容量C3を介して電源Ｖ接続さ
れ、ゲートには駆動タイミングパルスφ２が供給
され、これらはメモリセルを構成している。
トランジスタT10のドレインはビツト線ＨAに
接続され、ソースは容量C4を介して電源Ｖに接
続され、トランジスタT12のドレインはトランジ
スタT10のソースと容量C4の接続点に接続され、
トランジスタT12のソースは接地され、そのゲー
トには駆動タイミングパルスφ１が供給され、こ
れらはダミーメモリセルを構成している。
接続され、ソースは容量C4を介して電源Ｖに接
続され、トランジスタT12のドレインはトランジ
スタT10のソースと容量C4の接続点に接続され、
トランジスタT12のソースは接地され、そのゲー
トには駆動タイミングパルスφ１が供給され、こ
れらはダミーメモリセルを構成している。
このように構成された回路における動作を駆動
タイミングと動作波形を示す動作説明図である第
２図を参照して説明する。まず、タイミングP1時
に駆動タイミングパルスφ１が（Ｖ＋ＶTH）以上
の電圧となつており、この時トランジスタT3，
T4，T11が“オン”し、ノードＡ，Ｂ共電源Ｖの
電圧に充電され、ノードＣもトランジスタT6を
通して（Ｖ−ＶTH）に充電される。ここで、ＶTH
はトランジスタのスレツシヨルド電圧である。
タイミングと動作波形を示す動作説明図である第
２図を参照して説明する。まず、タイミングP1時
に駆動タイミングパルスφ１が（Ｖ＋ＶTH）以上
の電圧となつており、この時トランジスタT3，
T4，T11が“オン”し、ノードＡ，Ｂ共電源Ｖの
電圧に充電され、ノードＣもトランジスタT6を
通して（Ｖ−ＶTH）に充電される。ここで、ＶTH
はトランジスタのスレツシヨルド電圧である。
いま、トランジスタT7と容量C3からなるメモ
リセルのノードＤが“Ｌ”レベルであるとき、タ
イミングP3時に駆動タイミングパルスφ２が高レ
ベル“Ｈ”レベルとなり、ノードＢのビツト線Ｈ
Bに“Ｌ”レベルが読み出される。そして、タイ
ミングP4時に駆動タイミングパルスφ３が“Ｈ”
から“Ｌ”になると共に、その“Ｌ”が増幅さ
れ、最終的に完全な“Ｌ”レベルとなる。このと
き、ノードＣの“Ｈ”レベルもトランジスタT4
を通して充電される。そして、タイミングP5時の
駆動タイミングパルスφ４が“Ｌ”から“Ｈ”と
なるが、容量C1を通してノードＣに充電される
電荷はトランジスタT4を通して放電するため、
トランジスタT6は“オフ”のままである。
リセルのノードＤが“Ｌ”レベルであるとき、タ
イミングP3時に駆動タイミングパルスφ２が高レ
ベル“Ｈ”レベルとなり、ノードＢのビツト線Ｈ
Bに“Ｌ”レベルが読み出される。そして、タイ
ミングP4時に駆動タイミングパルスφ３が“Ｈ”
から“Ｌ”になると共に、その“Ｌ”が増幅さ
れ、最終的に完全な“Ｌ”レベルとなる。このと
き、ノードＣの“Ｈ”レベルもトランジスタT4
を通して充電される。そして、タイミングP5時の
駆動タイミングパルスφ４が“Ｌ”から“Ｈ”と
なるが、容量C1を通してノードＣに充電される
電荷はトランジスタT4を通して放電するため、
トランジスタT6は“オフ”のままである。
つぎに、メモリセルのノードＤが“Ｈ”である
とき、タイミングP3時に駆動タイミングパルスφ
２が“Ｈ”となるが、ノードＢのビツト線ＨBは
“Ｈ”のままである。そして、タイミングP4時に
駆動タイミングパルスφ３が“Ｈ”から“Ｌ”と
なると、ノードＡのビツト線ＨAは“Ｌ”となる
が、ノードＢのビツト線ＨBは“Ｈ”のままであ
り、このため、ノードＣの電荷は（Ｖ−ＶTH）の
ままであり、タイミングP5時に駆動タイミングパ
ルスφ４が“Ｌ”から“Ｈ”となると、ノードＣ
は（Ｖ＋ＶTH）以上の電圧に上昇し、トランジス
タT5は“オン”となり、ノードＢのビツト線ＨB
は電源Ｖの電圧に完全に再充電される。なお、第
２図において、ΔＶはセンスアンプ動作時にビツ
ト線ＨA，ＨBが“Ｌ”側に落ち込む量である。
とき、タイミングP3時に駆動タイミングパルスφ
２が“Ｈ”となるが、ノードＢのビツト線ＨBは
“Ｈ”のままである。そして、タイミングP4時に
駆動タイミングパルスφ３が“Ｈ”から“Ｌ”と
なると、ノードＡのビツト線ＨAは“Ｌ”となる
が、ノードＢのビツト線ＨBは“Ｈ”のままであ
り、このため、ノードＣの電荷は（Ｖ−ＶTH）の
ままであり、タイミングP5時に駆動タイミングパ
ルスφ４が“Ｌ”から“Ｈ”となると、ノードＣ
は（Ｖ＋ＶTH）以上の電圧に上昇し、トランジス
タT5は“オン”となり、ノードＢのビツト線ＨB
は電源Ｖの電圧に完全に再充電される。なお、第
２図において、ΔＶはセンスアンプ動作時にビツ
ト線ＨA，ＨBが“Ｌ”側に落ち込む量である。
以上通常のセンスアンプの動作について説明し
たが、トランジスタT10，T12および容量Ｃから
なるダミーメモリセルの動作については一般によ
く知られているので、詳細な説明は省略するが、
センスアンプを動作させるとき必要な基準となる
情報を蓄積しておくための動作を行なう。
たが、トランジスタT10，T12および容量Ｃから
なるダミーメモリセルの動作については一般によ
く知られているので、詳細な説明は省略するが、
センスアンプを動作させるとき必要な基準となる
情報を蓄積しておくための動作を行なう。
しかしながら、このような再充電回路において
は、タイミングP1時でのノードＣへの充電はＶ−
ＶTHであつたため、タイミングP2，P3時に駆動タ
イミングパルスφ４に負のノイズがあると、トラ
ンジスタT6を通してノードＢのビツト線ＨBより
ノードＣに電荷が流れ、上記ノードＢのビツト線
ＨBが負方向にレベルが降下し、メモリセルのノ
ードＤの“Ｈ”電圧を読み出すときの感度が低下
するという欠点があつた。
は、タイミングP1時でのノードＣへの充電はＶ−
ＶTHであつたため、タイミングP2，P3時に駆動タ
イミングパルスφ４に負のノイズがあると、トラ
ンジスタT6を通してノードＢのビツト線ＨBより
ノードＣに電荷が流れ、上記ノードＢのビツト線
ＨBが負方向にレベルが降下し、メモリセルのノ
ードＤの“Ｈ”電圧を読み出すときの感度が低下
するという欠点があつた。
本発明は以上の点に鑑み、このような欠点を除
去すべくなされた再充電回路を提供するもので、
タイミングP1時に駆動タイミングパルスφ４に負
方向のノイズを印加し、ノードＣの電圧を（Ｖ−
ＶTH）より大きな値に充電し、タイミングP2，P3
時に駆動タイミングパルスφ４にのる負のノイズ
により増幅回路の出力ビツト線にノードＣより電
荷や転移するのを防止するようにしたものであ
る。
去すべくなされた再充電回路を提供するもので、
タイミングP1時に駆動タイミングパルスφ４に負
方向のノイズを印加し、ノードＣの電圧を（Ｖ−
ＶTH）より大きな値に充電し、タイミングP2，P3
時に駆動タイミングパルスφ４にのる負のノイズ
により増幅回路の出力ビツト線にノードＣより電
荷や転移するのを防止するようにしたものであ
る。
以下、図面に基づき本発明の実施例を詳細に説
明する。
明する。
第３図は本発明による再充電回路の説明に供す
る図で、駆動タイミングパルスφ４に負方向のノ
イズを印加する一実施例を示すものである。図に
おいて、INは入力信号が印加される入力端子、
PGは駆動タイミングパルスφ４を発生するパル
ス発生回路、C5は駆動タイミングパルスφ４の
パルス発生回路PGの出力と駆動タイミングパル
スφ５との間に設けられた容量である。
る図で、駆動タイミングパルスφ４に負方向のノ
イズを印加する一実施例を示すものである。図に
おいて、INは入力信号が印加される入力端子、
PGは駆動タイミングパルスφ４を発生するパル
ス発生回路、C5は駆動タイミングパルスφ４の
パルス発生回路PGの出力と駆動タイミングパル
スφ５との間に設けられた容量である。
つぎにこの第３図に示す実施例の動作を本発明
によつて第１図の回路を動作させる駆動タイミン
グパルスと動作波形を示す第４図を参照して説明
する。まず、第１図に示す駆動タイミングパルス
φ１がタイミングP7で“Ｈ”レベルとなり、ノー
ドＡのビツト線ＨAおよびノードＢのビツト線ＨB
が電源Ｖの電圧にプリチヤージされると共に、ノ
ードＣはトランジスタT6を通してＶ−ＶTHに充
電される。そして、駆動タイミングパルスφ４が
“Ｌ”レベルとなつた後に駆動タイミングパルス
φ５を“Ｈ”レベルから“Ｌ”レベルと変化させ
ると、容量C5を通して駆動タイミングパルスφ
４の負方向のノイズが印加され、ノードＣは容量
C1により負の方向に低下し、トランジスタT6を
通して電荷が供給される。その後、駆動タイミン
グパルスφ４を通常の“Ｌ”レベル0Vにもどす
と、ノードＣは容量C1によりＶ−ＶTH以上のレ
ベルに昇圧する。
によつて第１図の回路を動作させる駆動タイミン
グパルスと動作波形を示す第４図を参照して説明
する。まず、第１図に示す駆動タイミングパルス
φ１がタイミングP7で“Ｈ”レベルとなり、ノー
ドＡのビツト線ＨAおよびノードＢのビツト線ＨB
が電源Ｖの電圧にプリチヤージされると共に、ノ
ードＣはトランジスタT6を通してＶ−ＶTHに充
電される。そして、駆動タイミングパルスφ４が
“Ｌ”レベルとなつた後に駆動タイミングパルス
φ５を“Ｈ”レベルから“Ｌ”レベルと変化させ
ると、容量C5を通して駆動タイミングパルスφ
４の負方向のノイズが印加され、ノードＣは容量
C1により負の方向に低下し、トランジスタT6を
通して電荷が供給される。その後、駆動タイミン
グパルスφ４を通常の“Ｌ”レベル0Vにもどす
と、ノードＣは容量C1によりＶ−ＶTH以上のレ
ベルに昇圧する。
このような状態で、タイミングP1，P2時に駆動
タイミングパルスφ４が上述の負方向のノイズが
のつても、ビツト線ＨBからトランジスタT6を通
じてノードＣに電荷が転移せず、センスアンプの
感度を低下させない。
タイミングパルスφ４が上述の負方向のノイズが
のつても、ビツト線ＨBからトランジスタT6を通
じてノードＣに電荷が転移せず、センスアンプの
感度を低下させない。
かくして、高感度のセンスアンプ回路方式を実
現することができ、また、構成も簡単なため、高
密度のダイナミツク型メモリの実現が可能とな
る。
現することができ、また、構成も簡単なため、高
密度のダイナミツク型メモリの実現が可能とな
る。
以上説明したように、本発明によれば、タイミ
ングP2，P3時に駆動タイミングパルスφ４に負の
ノイズがあつてもトランジスタT6を通してビツ
ト線ＨBの電荷を低下させないようになし、セン
スアンプの感度を低下させないようにしたので、
高感度のセンスアンプ回路を実現することがで
き、また、その構成も簡単なため、今後の高密度
のダイナミツク型メモリの実現が可能となるの
で、実用上の効果は極めて大である。
ングP2，P3時に駆動タイミングパルスφ４に負の
ノイズがあつてもトランジスタT6を通してビツ
ト線ＨBの電荷を低下させないようになし、セン
スアンプの感度を低下させないようにしたので、
高感度のセンスアンプ回路を実現することがで
き、また、その構成も簡単なため、今後の高密度
のダイナミツク型メモリの実現が可能となるの
で、実用上の効果は極めて大である。
第１図はダイナミツクメモリに使用される周知
のセンスアンプ回路の一例を示す回路図、第２図
は第１図の動作説明に供する駆動タイミングと動
作波形を示す動作説明図、第３図は本発明による
再充電回路の説明に供する波形を出すための一実
施例を示す回路図、第４図は第１図の回路を動作
させる駆動タイミングと動作波形を示す動作説明
図である。 T1〜T12……トランジスタ、C1〜C5……容量、
Ａ〜Ｄ……ノード、φ１〜φ５……駆動タイミン
グパルス、Ｖ……電源。
のセンスアンプ回路の一例を示す回路図、第２図
は第１図の動作説明に供する駆動タイミングと動
作波形を示す動作説明図、第３図は本発明による
再充電回路の説明に供する波形を出すための一実
施例を示す回路図、第４図は第１図の回路を動作
させる駆動タイミングと動作波形を示す動作説明
図である。 T1〜T12……トランジスタ、C1〜C5……容量、
Ａ〜Ｄ……ノード、φ１〜φ５……駆動タイミン
グパルス、Ｖ……電源。
Claims (1)
- １ センスアンプに接続された一対のビツトライ
ンと電源との間にそれぞれ接続された第１、第２
のトランジスタ、これらの第１、第２のトランジ
スタのゲートにそれぞれ一方の電極が接続された
第１、第２の容量、上記第１、第２のトランジス
タのゲートと上記ビツトラインとの間にそれぞれ
接続され、その各ゲートに一定電圧を印加した第
３，第４のトランジスタを具備し、上記ビツトラ
インの再充電時に、上記第１、第２の容量の他方
の電極の駆動用タイミングパルスを印加すると共
にプリチヤージ時に上記駆動用タイミングパルス
の極性とは反対の極性のパルスを印加して上記第
１、第２のトランジスタのゲートの電位を昇圧す
るようにしたことを特徴とする再充電回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55188803A JPS57109187A (en) | 1980-12-25 | 1980-12-25 | Re-charging circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55188803A JPS57109187A (en) | 1980-12-25 | 1980-12-25 | Re-charging circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57109187A JPS57109187A (en) | 1982-07-07 |
| JPS6141075B2 true JPS6141075B2 (ja) | 1986-09-12 |
Family
ID=16230070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55188803A Granted JPS57109187A (en) | 1980-12-25 | 1980-12-25 | Re-charging circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57109187A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04129364U (ja) * | 1991-05-20 | 1992-11-26 | テクノスーパーライナー技術研究組合 | エアークツシヨン艇の船首シール構造 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5894189A (ja) * | 1981-11-27 | 1983-06-04 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
-
1980
- 1980-12-25 JP JP55188803A patent/JPS57109187A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04129364U (ja) * | 1991-05-20 | 1992-11-26 | テクノスーパーライナー技術研究組合 | エアークツシヨン艇の船首シール構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57109187A (en) | 1982-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4475178A (en) | Semiconductor regeneration/precharge device | |
| US4039861A (en) | Cross-coupled charge transfer sense amplifier circuits | |
| JPS5916350B2 (ja) | ２進信号用再生回路 | |
| JPH02177716A (ja) | 昇圧回路 | |
| JP3043201B2 (ja) | 昇圧回路 | |
| US5268600A (en) | Boosting clamping circuit and output buffer circuit using the same | |
| JP2001332087A (ja) | センスアンプ回路 | |
| EP0055136A2 (en) | A semiconductor buffer circuit | |
| JPS5837635B2 (ja) | ホシヨウキオクソシ | |
| JPS5922316B2 (ja) | ダイナミツクメモリ装置 | |
| JPH0324092B2 (ja) | ||
| JP3786977B2 (ja) | 低電源電圧を使用する半導体メモリ装置 | |
| JPH0366757B2 (ja) | ||
| JP2820910B2 (ja) | 半導体集積回路の内部電圧昇圧回路 | |
| JP4306821B2 (ja) | 半導体記憶装置 | |
| US4496850A (en) | Semiconductor circuit for enabling a quick rise of the potential _on the word line for driving a clock signal line | |
| JPS6141075B2 (ja) | ||
| JPH0217874B2 (ja) | ||
| JPH0217872B2 (ja) | ||
| JPS59132491A (ja) | センスアンプ | |
| JPS6149760B2 (ja) | ||
| JP2569464B2 (ja) | ダイナミツクメモリセル | |
| JPH0152835B2 (ja) | ||
| JPH029084A (ja) | ダイナミックｒａｍ | |
| JPH0746503B2 (ja) | 半導体メモリ装置 |