JPS5838012B2 - 多数決論理を有する発振回路 - Google Patents

Description

【発明の詳細な説明】 この発明は、冗長をもった高信頼度を有するようにした
多数決論理を有する発振回路に関する。

たとえば、電子計算機の電源などに使用される定電圧定
周波のインバータ電源などは高い信頼度が要求されるた
め、その周波数を決定するために用いられる発振器は冗
長を持った高信頼度のものが望ましい。

そこで、この発明は、発振器の出力パルスをカウンタで
計数する回路を３組形成し、この３組の回路のうちの少
なくとも２組の回路のカウンタの信数値が所定値になる
と、外部にパルスを出力するとともに、３組のカウンタ
の全てを同一初期値にリセットすることにより、常に同
期が保たれるとともに３組の回路のうちの１組に異常が
生じても残りの２組の回路から正常なパルス列を出力で
きる多数決論理を有する発振回路を提供するものである
。

次に図面に基づきこの発明の多数決論理を有する発振回
路の実施例について訣明すると、第１図はその一実施例
を示すブロック図であり、この第１図の実施例では、発
振器の１０パルス目に１つの出力パルスを得るように構
成された例を示している。

この第１図において、１１，２１．３１はそれぞれ発振
器を示している。

これらの発振器１１，２１．３１はそれぞれ、たとえば
、第２図に示すごとき自走発振器（マルチバイブレーク
）を用いて形成することが可能であるが、これに限定さ
れるものではない。

この第２図において、１は電源に接続する端子であり、
この端子１は抵抗２，３、コンデンサ７を介して接地さ
れているとともに、抵抗４〜６を介して接地されている
。

８，９は比較器であって、比較器８の第１の入力側は抵
抗４と５との接続点に接続され、比較器９の第ｌの入力
側は比較器８の第２の入力側および抵抗３とコンデンサ
１との接続点に接続されており、そして、比較器９の第
２の入力側は抵抗５と６との接続点に接続されている。

両比較器８，９の出力側はそれぞれＲＳフリツプ・フロ
ツプ回路１０のリセット入力側Ｒ、セット入力側Ｓに接
続されており、このＲＳフリツプフロツプ回路１０の出
力側はインバータ１１０を通してトランジスタ１２のベ
ースに接続され、トランジスタ１２のエミツタは接地さ
れ、コレクタは抵抗２と３の接続点に接続されている。

いま、この第２図において、コンデンサ７は抵抗２，３
を通して充電されるが、このコンデンサ７の充電々圧が
上昇して２ ／ ３ Ｖｃｃ （ Ｖｃｃは電源電圧）
に達すると、比較器８により、ＲＳフリツプ・フロツプ
回路１０のリセット入力側Ｒにリセット信号を送出し、
このＲＳフリツプ・フロツプ回路１０の出力は零になる
。

このとき、インバータ１１０を経てトランジスタ１２の
ベースに信号が送られ、トランジスタ１２は導通して、
コンデンサ７の充電々荷は抵抗３およびトランジスタ１
２を経て放電する。

そして、コンデンサ７の充電々圧が１／３Ｖｃｃに達ス
ると、比較器９よりＲＳフリツプ・フロツプ回路１０の
セット入力側Ｓにセット信号が送られ、ＲＳフリツプ・
フロツプ回路１０の出力が「１」となる。

この結果、インバータ１１０の出力は「０」となる、し
たがって、トランジスタ１２はオフとなり、コンデンサ
７は再び抵抗２，３を通して充電される。

以上の動作を繰り返して、ＲＳフリツプ・フロツプ回路
１０の出力側には等間隔のパルス信号が得られ、発振器
として動作する。

さて、このような等間隔のパルス信号を出力する上記第
１図の発振器１１，２１．３１の出力側はカウンタ１２
，２２，３２のタイミングパルス入力端子Ｔに導入され
るようになっている。

これらのカウンタ１２，２２，３２はそれぞれ第３図に
示すように構成されており、たとえば、リセット人力ｒ
１ カウントインネーブル人力Ｅｐを有するカウンタが
使用できる。

この第３図のカウンタは同期式純２進化１６進カウンタ
の例を示すものであり、この第３図において、１１１
，１２１ ，１３１ ，１４１はそれぞれＪＫフリツプ
・フロツプ回路であり、真理表は次の第１表に示す通り
である。

また、１１２，１１３，１２２，１２３，１３２、１
３３ ， １ ４２ ， １ ４３および２７，３７，
４７はそれぞれＡＮＤ回路であり、これらのＡＮＤ回路
のうち、ＡＮＤ回路２７．３７．４７の第１の入力側は
共通にして、 ＪＫフリツプ・フロツプ回路１１１の出力側に接続され
ている。

ＡＮＤ回路２７の第２の入力側、ＡＮＤ回路３７の第３
の入力側、ＡＮＤ回路４７の第４の入力側は共通にして
カウントインネーブル人力Ｅｐが加わるようになってい
るとともに、このカウントインネーブル人力ＥｐはＯＲ
回路１６の第１の入力側にも加わるようになっている。

ＡＮＤ回路３７の第２の入力側とＡＮＤ回路４７の第２
の入力側は共通にしてＪＫフリツプ・フロツプ回路１２
１の出力側に接続され、ＡＮＤ回路４７の第３の入力側
はＪＫフリツプフロツプ回路１３１の出力側に接続され
ている。

また、リセット人力ｒはインバータ５１を共通に介して
、ＯＲ回路１６〜４６の各第２の入力側に導入されるよ
うになっているとともに、ＮＡＮＤ回路１１４，１１５
，１２４，１３４，１３５，１ ４４ ， １ ４５の
各第１の入力側に導入されるようになっている。

ＮＡＮＤ回路１１５，１２５，１３５，１４５の各第２
の入力側は直接リセット入力が導入されるようになって
おり、ＮＡＮＤ回路１１４の第２の入力側はＮＡＮＤ回
路１１５の出力側にさＭの回路１２４の第２の入力側は
ＮＡＮＤ回路１２５の出力側に、ＮＡＮＤ回路１３４の
第２の入力側はＮＡＮＤ回路１３５の出力側に、ＮＡＮ
Ｄ回路１４４の第２の入力側はＮＡＮＤ回路１４５の出
力側にそれぞれ接続されている。

また、上記ＡＮＤ回路２７．３７．４７の出力側はそれ
ぞれＯＲ回路２６ ．３６ ．４６の各第１の入力側に
接続されており、ＯＲ回路１６の出力側はＡＮＤ回路１
１２の第２の入力側とＡＮＤ回路１１３の第１の入力側
に接続されている。

また、ＯＲ回路２６の出力側はＡＮＤ回路１２２の第２
の入力側とＡＮＤ回路１２３の第１の入力側に接続され
、ＯＲ回路３６の出力側はＡＮＤ回路１３２の第２の入
力側とＡＮＤ回路１３３の第１の入力側に接続され、Ｏ
Ｒ回路４６の出力側はＡＮＤ回路１４２の第２の入力側
とＡＮＤ回路１４３の第１の入力側に接続されている。

ＡＮＤ回路１１２と１１３の出力はそれぞれＪＫフリツ
プ・フロツプ回路１１１のＪ端子、Ｋ端子に接続され、
ＡＮＤ回路１２２と１２３の出力側はＪＫフリツプ・フ
ロツプ回路１２１のＪ端子、Ｋ端子にそれぞれ接続され
、ＡＮＤ回路１３２１３３の出力側はそれぞれＪＫフリ
ツプ・フロツプ回路１３１のＪ端子、Ｋ端子に接続され
、ＡＮＤ回路１ ４２ ， １ ４３の出力側はそれぞ
れＪＫフリツプ・フロツプ回路１４１のＪ端子、Ｋ端子
にそれぞれ接続されている。

これらのＪＫフリツプフロツプ回路１１１，１２１，１
３１，１４１の各タイミングパルス入力端子Ｔにはタイ
ミングパルスが上記第１図の発振器から導入されるもの
である。

なお、各ＪＫフリツプ・フロツプ回路１１１，１２１
，１３１ ，１４１の出力側の２°〜２３は出力２進の
桁数にあった出力端子を示す。

さて、この第３図において、リセット人力ｒは常時「１
」であり、リセットするときだけ「０」になるものであ
り、いま、リセット人力ｒが「Ｏ」になったと考えると
、たとえば、ＮＡＮＤ回路１１４の出力はｒＯＪで、Ｎ
ＡＮＤ回路１１５の出力は「１」、ＯＲ回路１６の出力
は「１」となり、ＪＫフリツプ・フロツプ回路１１１の
Ｊ端子は「Ｏ」、Ｋ端子は「１」となり、次のパルス入
力でこのＪＫフリツプ・フロツプ回路１１１はリセット
される。

ＪＫフリツプ・フロツプ回路１２１，１３１，１４１に
ついても同じである。

なお、カウントインネーブル入力は常時「１」であり、
カウントを止めたいときだけ零にする。

いま、カウントインネーブル人力ＥｐがｒＯＪになると
、リセット人力ｒが「ｌ」である（リセット信号は入っ
ていない）と云う条件で、ＯＲ回路１６，２６，３６，
４６の出力は「０」となり、各ＪＫフリツプ・フロツプ
回路１１１，１２１，１３１，１４１のＪ端子、Ｋ端子
に入力はいずれもｒＬＪの状態（「０」の状態）となる
ため、タイミングパルスがこれらのＪＫフリツプ・フロ
ツプ回路１１１ ，１２１ ，１３１ ，１４１の各タ
イミングパルス入力端子Ｔに入ってもカウントはそれ以
上進まない。

また、リセット人力ｒおよびカウントインネーブル入力
の両入力とも「１」の場合には、ＮＡＮＤ回路１１４，
１１５の出力はいずれも「１」で、ＯＲ回路１６の出力
も「１」であるため、ＪＫフリツプ・フロツプ回路１１
１のＪ端子、Ｋ端子はいずれも「Ｈ」レベルとなり、タ
イミングパルスがこのＪＫフリツプ・フロツプ回路１１
１のタイミングパルス入力端子Ｔに導入されるごとに、
出力は「１」、「０」を繰り返し、この状態にしたがっ
て、ＪＫフリツプ・フロツプ回路１２１の出力２ｌ以下
にこの状態を伝えて、計数カウントが可能となる。

さて、ここで、説明を再び第１図に戻すと、上記第３図
で述べたように計数カウントするカウンタ１２，２２，
３２の出力端子２°，２２はそれぞれインバータ１３と
１ ４ ． ２３と２４．３３と３４を介してＡＮＤ回
路１６０，２６０，３６０の第ｌ、第３の各入力側に接
続されている。

カウンタ１２，２−２．３２の各出力端子２ｌ，２３は
それぞれＡＮＤ回路１６０，２６０，３６０の第２、第
４の各入力側に接続されており、これらのＡＮＤ回路１
６０ ，２６０ ，３６０各出力側はインバータ１５
０，２５０，３５０を介してカウンタ１２，２２，３２
のカウントインネーブル入力端子Ｅｐに接続されている
。

各ＡＮＤ回路１ ６０ ，２６０ ，３６０の出力側は
それぞれＡＮＤ回路１７０，２７０，３７０の第２の入
力側に接続されており、ＡＮＤ回路１７０の第１の入力
側はＡＮＤ回路３７０の第２の入力側に接続され、ＡＮ
Ｄ回路２７０の第１の入力側はＡＮＤ回路２７０の第１
の入力側はＡＮＤ回路１７０の第２の入力側に接続され
、ＡＮＤ回路３７０の第１の入力側はＡＮＤ回路２７０
の第２の入力側に接続されている。

これらのＡＮＤ回路１７０，２７０，３７０の出力側は
ＯＲ回路４００の入力側に接続されており、ＯＲ回路４
００の出力側はインバータ４１０を通して各カウンタ１
２，２２．３２のリセット入力側Ｒに接続されている。

いま、この第１図において、発振器１１，２１．３１が
出力するパルスの１０パルスごとに１つのパルスを出力
したい場合を考えると、ｌＯのカウントを行ったとき、
ＡＮＤ回路１ ６０ ， ２６０ ，３６０に出力が得
られる。

このタイミングは３台のカウンタ１２，２２，３２とも
に正確に同時になるのではなく、たとえば、カウント１
２が一番早かったときには、ＡＮＤ回路１６０の出力が
インバータ１５を通してカウンタ１２のカウントインネ
ーブル入力端子Ｅｐを「Ｏ」とし、カウンタ１２をその
カウント状態で停止して他を待つことになる。

次に、たとえば、カウンタ２２から１０カウントし、Ａ
ＮＤ回路２６０に出力が得られると、ＡＮＤ回路２７０
の出力が「１」となり、ＯＲ回路４００の出力が「１」
となるため、「１」の信号を出力するとともに、インバ
ータ４１０を通じてカウンタ１２，２２，３２のリセッ
ト入力端子Ｒに信号を送出して、これらのカウンタ１２
，２２，２３を同時に零として初期状態に戻して、再度
カウントを始め、１０パルス目にまた出力が得られるこ
とになる。

このようにして、所定のパルス目に全力ウンタを同時に
同一の初期状態にリセットするため、発振器１１ ，１
２．１３の発振周波数の微少な誤差により、同期が徐々
にずれてしまうと云うようなことはなく、常に同期が保
たれるとともに、たとえば、上記の例では、発振器１１
が異常に早くカウントするような誤動作をしても、ある
いは発振器３１が発振を停止しても、正常なパルス列を
出力することができる。

以上詳述したように、この発明によれば、発振器の出力
パルスをカウンタで計数する回路を３組設け、この３組
の回路のうちの少なくとも２組の回路のカウンタの計数
値が所定値になると、外部にパルスを出力するとともに
、３組のカウンタの全てを同一初期値にリセットするよ
うにしたので、３組の回路のうちの１組に異常が発生し
ても、残りの２組が正常であれば，正常なパルス列を出
力することができ、冗長を有しかつ信頼度の高い多数決
論理を有する発振回路を得ることができ、電子計算機の
電源などに好都合である。

【図面の簡単な説明】

第１図はこの発明の多数決論理を有する発振回路の一実
施例を示すブロック図、第２図は同上多数決論理を有す
る発振回路における発振器の具体的一実施例を示す回路
図、第３図は同上多数決論理を有する発振回路における
カウンタの具体的実施例を示す回路図である。 １１ ，２１ ，３１・・・・・・発振器、１２，２２
，３２・・・・・・カウンタ、１３〜１５．２３〜２５
．３３〜３５，４１０・・・・・・インバータ、１
６０ ， １ ７０ ，２６０ ，３６０ ，３７０・
・・・・・ＡＮＤ回路、４００・・・・・・ＯＲ回路。 なお、図中同一符号は同一部分または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. １ 発振器の出力パルスをカウンタで計数する回路を３
   組有し、この３組の回路のうち少なくとも２組の回路の
   上記カウンタの計数値が所定値に達した場合に外部にパ
   ルスを出力するとともに、上記３組の回路のカウンタの
   全てを同一初期値にリセットするように構成したことを
   特徴とする多数決論理を有する発振回路。